Claims (16)
입력 어드레스신호를 디코딩하여 워드라인을 선택하기 위한 복수의 선택신호를 발생하며, 하나의 선택신호는 복수의 워드라인을 제어하며, 상기 선택신호는 제1선택신호 및 제2선택신호로 구분되고, 하나의 선택신호에 의하여 제어되는 복수의 워드라인 중 하나의 워드라인을 선택하도록 제어하는 제3선택신호를 구비하는 반도체 메모리장치에서, 상기 선택신호에 의하여 선택되는 워드라인에 결함이 발생한 경우에 상기 결함이 발생한 워드라인을 스페어워드라인으로 복구하도록 제어하기 위한 로우결함복구장치에 있어서, 제1단자는 서로 공통으로 연결되고, 제2단자에는 상기 제1선택신호 중 하나가 각각 입력되고, 그리고 제3단자는 상기 제3선택신호의 개수에 대응하는 퓨즈의 한 단자가 함께 연결되는 트랜지스터를, 상기 제1선택신호의 개수에 대응하여 구비하는 제1트랜지스터그룹; 한 단자는 상기 제1트랜지스터그룹의 각 트랜지스터의 제3단자에 연결되고, 그리고 다른 단자는 제2트랜지스터그룹의 각 트랜지스터의 제1단자에 연결되는 퓨즈를, 상기 제1트랜지스터그룹에 구비된 트랜지스터 단위로 각각 상기 제3선택신호의 개수에 대응하여 구비하는 제1퓨즈그룹; 제1단자는 상기 제1퓨즈그룹의 퓨즈의 다른 단자에 연결되고, 제2단자에는 상기 제3선택신호 중 하나가 각각 입력되며, 그리고 제3단자는 소정의 전원에 연결되는 트랜지스터를, 상기 제1퓨즈그룹에 구비된 퓨즈의 개수에 대응하여 구비하며, 상기 제3선택신호 각각은 상기 제1선택신호의 개수에 대응하는 트랜지스터들의 제2단자에 함께 입력되는 제2트랜지스터 그룹; 한 단자는 서로 공통으로 연결되어 상기 제1트랜지스터그룹의 트랜지스터의 제1단자와 연결되고, 다른 단자는 제3트랜지스터그룹의 트랜지스터의 제1단자에 각각 연결되는 퓨즈를, 상기 제2선택신호의 개수에 대응하여 구비하는 제2퓨즈그룹; 및 제1단자는 상기 제2퓨즈그룹의 퓨즈의 다른 단자에 연결되고, 제2단자에는 상기 제2선택신호 중 하나가 각각 입력되고, 그리고 제3단자는 소정의 전원이 연결되는 트랜지스터를, 상기 제2퓨즈그룹에 구비된 퓨즈의 개수에 대응하여 구비하는 제3트랜지스터그룹을 포함함을 특징으로 하는 반도체 메모리장치의 로우결함복구장치.Generating a plurality of selection signals for selecting a word line by decoding an input address signal, one selection signal controlling a plurality of word lines, the selection signal being divided into a first selection signal and a second selection signal, In a semiconductor memory device having a third selection signal for controlling to select one word line of a plurality of word lines controlled by one selection signal, when a defect occurs in the word line selected by the selection signal. A low defect recovery apparatus for controlling to recover a defective word line to a spare word line, the first terminal being connected to each other in common, one of the first selection signals is input to the second terminal, and The third terminal includes a transistor in which one terminal of a fuse corresponding to the number of the third selection signals is connected to the number of the first selection signals. A first transistor group including response; One terminal is connected to the third terminal of each transistor of the first transistor group, and the other terminal is a fuse unit connected to the first terminal of each transistor of the second transistor group, the transistor unit provided in the first transistor group First fuse groups each corresponding to the number of the third selection signals; A first terminal is connected to the other terminal of the fuse of the first fuse group, one of the third selection signals is input to the second terminal, and a third terminal is a transistor connected to a predetermined power source; A second transistor group provided corresponding to the number of fuses included in one fuse group, wherein each of the third selection signals is input together to a second terminal of transistors corresponding to the number of the first selection signals; One terminal may be connected in common to each other to be connected to a first terminal of a transistor of the first transistor group, and another terminal may be connected to a first terminal of a transistor of a third transistor group, respectively. A second fuse group provided correspondingly; And a first terminal is connected to the other terminal of the fuse of the second fuse group, one of the second selection signals is input to the second terminal, and a third terminal is a transistor to which a predetermined power source is connected. And a third transistor group provided corresponding to the number of fuses provided in the second fuse group.
제1항에 있어서, 상기 제1, 제2 및 제3트랜지스터그룹의 트랜지스터들은 N형 모스트랜지스터이고, 상기 소정의 전원은 접지전원임을 특징으로 하는 반도체 메모리 장치의 로우결함복구장치.The device of claim 1, wherein the transistors of the first, second, and third transistor groups are N-type transistors, and the predetermined power source is a ground power source.
제1항에 있어서, 상기 제1, 제2 및 제3트랜지스터그룹의 트랜지스터들은 P형 모스트랜지스터이고, 상기 소정의 전원은 동작전압전원임을 특징으로 하는 반도체 메모리장치와 로우결함복구장치.The semiconductor device of claim 1, wherein the transistors of the first, second, and third transistor groups are p-type MOS transistors, and the predetermined power source is an operating voltage power source.
입력 어드레스신호를 디코딩하여 워드라인을 선택하기 위한 복수의 선택신호를 발생하며, 하나의 선택신호는 복수의 워드라인을 제어하며, 상기 선택신호는 제1선택신호 및 제2선택신호로 구분되고, 하나의 선택신호에 의하여 제어되는 복수의 워드라인 중 하나의 워드라인을 선택하도록 제어하는 재3선택신호를 구비하는 반도체 메모리 장치에서, 상기 선택신호에 의하여 선택되는 워드라인에 결함이 발생한 경우에 상기 결함이 발생한 워드라인을 스페어워드라인으로 복구하도록 제어하기 위한 로우결함복구장치에 있어서, 제1단자는 서로 공통으로 연결되고, 제2단자에는 상기 제1선택신호 중 하나가 각각 입력되고, 그리고 제3단자에는 상기 제3선택신호의 개수에 대응하는 퓨즈의 한 단자가 함께 연결되는 트랜지스터를, 상기 제1선택신호의 개수에 대응하여 구비하는 제1트랜지스터그룹; 한 단자는 상기 제1트랜지스터그룹의 각 트랜지스터의 제3단자에 연결되고, 그리고 다른 단자는 제2트랜지스터그룹의 각 트랜지스터의 제1단자에 연결되는 퓨즈를, 상기 제1트랜지스터그룹에 구비된 트랜지스터 단위로 각각 상기 제3선택신호의 개수에 대응하여 구비하는 제1퓨즈그룹; 제1단자는 상기 제1퓨즈그룹의 퓨즈의 다른 단자에 연결되고, 제2단자에는 상기 제3선택신호 중 하나가 각각 입력되며, 그리고 제3단자는 소정의 전원에 연결되는 트랜지스터를, 상기 제3선택신호의 개수에 대응하여 구비하는 제2트랜지스터그룹; 한 단자는 서로 공통으로 연결되어 상기 제1트랜지스터그룹의 트랜지스터의 제1단자와 연결되고, 다른 단자는 제3트랜지스터그룹의 트랜지스터의 제1단자에 각각 연결되는 퓨즈를, 상기 제2선택신호의 개수에 대응하여 구비하는 제1퓨즈그룹; 및 제1단자는 상기 제2퓨즈그룹의 퓨즈의 다른 단자에 연결되고, 제2단자에는 상기 제2선택신호 중 하나가 각각 입력되고, 그리고 제3단자는 소정의 전원이 연결되는 트랜지스터를, 상기 제2퓨즈그룹에 구비된 퓨즈의 개수에 대응하여 구비하는 제3트랜지스터그룹을 포함함을 특징으로 하는 반도체 메모리장치의 로우결함복구장치.Generating a plurality of selection signals for selecting a word line by decoding an input address signal, one selection signal controlling a plurality of word lines, the selection signal being divided into a first selection signal and a second selection signal, In a semiconductor memory device having a re-selection signal for controlling to select one word line among a plurality of word lines controlled by one selection signal, when a defect occurs in the word line selected by the selection signal. A low defect recovery apparatus for controlling to recover a defective word line to a spare word line, the first terminal being connected to each other in common, one of the first selection signals is input to the second terminal, and The third terminal includes a transistor having one terminal of a fuse corresponding to the number of the third selection signals connected together, and the number of the first selection signals. A first transistor group having correspondingly; One terminal is connected to the third terminal of each transistor of the first transistor group, and the other terminal is a fuse unit connected to the first terminal of each transistor of the second transistor group, the transistor unit provided in the first transistor group First fuse groups each corresponding to the number of the third selection signals; A first terminal is connected to the other terminal of the fuse of the first fuse group, one of the third selection signals is input to the second terminal, and a third terminal is a transistor connected to a predetermined power source; A second transistor group provided corresponding to the number of three selection signals; One terminal may be connected in common to each other to be connected to a first terminal of a transistor of the first transistor group, and another terminal may be connected to a first terminal of a transistor of a third transistor group, respectively. A first fuse group provided correspondingly; And a first terminal is connected to the other terminal of the fuse of the second fuse group, one of the second selection signals is input to the second terminal, and a third terminal is a transistor to which a predetermined power source is connected. And a third transistor group provided corresponding to the number of fuses provided in the second fuse group.
제4항에 있어서, 상기 제1, 제2 및 제3트랜지스터그룹의 트랜지스터들은 N형 모스트랜지스터이고, 상기 소정의 전원은 접지전원임을 특징으로 하는 반도체 메모리 장치의 로우결함복구장치.The device of claim 4, wherein the transistors of the first, second, and third transistor groups are N-type MOS transistors, and the predetermined power source is a ground power source.
제4항에 있어서, 상기 제1, 제2 및 제3트랜지스터그룹의 트랜지스터들은 P형 모스트랜지스터이고, 상기 소정의 전원은 동작전압전원임을 특징으로 하는 반도체 매모리장치의 로우결함복구장치.5. The low defect recovery apparatus of claim 4, wherein the transistors of the first, second, and third transistor groups are p-type MOS transistors, and the predetermined power source is an operating voltage power source.
입력 어드레스신호를 디코딩하여 워드라인을 선택하기 위한 복수의 선택신호를 발생하며, 하나의 선택신호는 복수의 워드라인을 제어하며, 상기 선택신호는 제1선택신호 및 제2선택신호로 구분되고, 하나의 선택신호에 의하여 제어되는 복수의 워드라인 중 하나의 워드라인을 선택하도록 제어하는 제3선택신호를 구비하는 반도체 메모리 장치에서, 상기 선택신호에 의하여 선택되는 워드라인에 결함이 발생한 경우에 상기 결함이 발생한 워드라인을 스페어워드라인으로 복구하도록 제어하기 위한 로우결함복구장치에 있어서, 제1단자는 서로 공통으로 연결되고, 제2단자에는 상기 제1선택신호 중 하나가 각각 입력되고, 그리고 제3단자는 상기 제3선택신호의 개수에 대응하는 트랜지스터들의 제1단자가 함께 연결되는 트랜지스터를, 상기 제1선택신호의 개수에 대응하여 구비하는 제1트랜지스터그룹; 제1단자는 상기 제1트랜지스터그룹의 트랜지스터의 제3단자에 연결되고, 제2단자에는 상기 제3선택신호 중 하나가 각각 입력되며, 그리고 제3단자는 퓨즈의 한 단자에 연결되는 트랜지스터를, 상기 제1트랜지스터그룹에 구비된 트랜지스터 단위로 각각 상기 제3선택신호의 개수에 대응하여 구비하며, 상기 제3선택신호 각각은 상기 제1선택신호의 개수에 대응하는 트랜지스터들의 제2단자에 함께 입력되는 제2트랜지스터 그룹; 한 단자는 상기 제2트랜지스터그룹의 각 트랜지스터의 제3단자에 연결되고, 그리고 다른 단자는 소정의 전원에 연결되는 퓨즈를, 상기 제2트랜지스터그룹에 구비된 트랜지스터의 개수에 대응하여 구비하는 제1퓨즈그룹; 한 단자는 서로 공통으로 연결되어 상기 제1트랜지스터그룹의 트랜지스터의 제1단자와 연결되고, 다른 단자는 제3트랜지스터그룹의 트랜지스터의 제1단자에 각각 연결되는 퓨즈를, 상기 제2선택신호의 개수에 대응하여 구비하는 제2퓨즈그룹; 및 제1단자는 상기 제2퓨즈그룹의 퓨즈의 다른 단자에 연결되고, 제2단자에는 상기 제2선택신호 중 하나가 각각 입력되고, 그리고 제3단자는 소정의 전원이 연결되는 트랜지스터를, 상기 제2퓨즈그룹에 구비된 퓨즈의 개수에 대응하여 구비하는 제3트랜지스터그룹을 포함함을 특징으로 하는 반도체 메모리장치의 로우결함복구장치.Generating a plurality of selection signals for selecting a word line by decoding an input address signal, one selection signal controlling a plurality of word lines, the selection signal being divided into a first selection signal and a second selection signal, In a semiconductor memory device having a third selection signal for controlling to select one word line of a plurality of word lines controlled by one selection signal, when a defect occurs in the word line selected by the selection signal. A low defect recovery apparatus for controlling to recover a defective word line to a spare word line, the first terminal being connected to each other in common, one of the first selection signals is input to the second terminal, and The third terminal may include a transistor to which first terminals of transistors corresponding to the number of the third selection signals are connected together. A first transistor having a group corresponding to the number; A first terminal is connected to a third terminal of the transistor of the first transistor group, one of the third selection signals is input to the second terminal, and a third terminal is a transistor connected to one terminal of the fuse, The transistors included in the first transistor group may be provided corresponding to the number of the third selection signals, respectively, and the third selection signals may be input together to the second terminals of the transistors corresponding to the number of the first selection signals. A second transistor group; One terminal is connected to a third terminal of each transistor of the second transistor group, and the other terminal is provided with a fuse connected to a predetermined power source corresponding to the number of transistors provided in the second transistor group. Fuse group; One terminal may be connected in common to each other to be connected to a first terminal of a transistor of the first transistor group, and another terminal may be connected to a first terminal of a transistor of a third transistor group, respectively. A second fuse group provided correspondingly; And a first terminal is connected to the other terminal of the fuse of the second fuse group, one of the second selection signals is input to the second terminal, and a third terminal is a transistor to which a predetermined power source is connected. And a third transistor group provided corresponding to the number of fuses provided in the second fuse group.
제7항에 있어서, 상기 제1, 제2 및 제3트랜지스터그룹의 트랜지스터들은 N형 모스 트랜지스터이고, 상기 소정의 전원은 접지전원임을 특징으로 하는 반도체 메모리 장치의 로우결함복구장치.8. The low fault recovery apparatus of claim 7, wherein the transistors of the first, second, and third transistor groups are N-type MOS transistors, and the predetermined power source is a ground power source.
제7항에 있어서, 상기 제1, 제2 및 제3트랜지스터그룹의 트랜지스터들은 P형 모스 트랜지스터이고, 상기 소정의 전원은 동작전압전원임을 특징으로 하는 반도체 메모리장치의 로우결함복구장치.8. The low defect recovery apparatus of claim 7, wherein the transistors of the first, second, and third transistor groups are p-type MOS transistors, and the predetermined power source is an operating voltage power source.
입력 어드레스신호를 디코딩하여 워드라인을 선택하기 위한 복수의 선택신호를 발생하며, 하나의 선택신호는 복수의 워드라인을 제어하며, 상기 선택신호는 제1선택신호 및 제2선택신호로 구분되고, 하나의 선택신호에 의하여 제어되는 복수의 워드라인 중 하나의 워드라인을 선택하도록 제어하는 제3선택신호를 구비하는 반도체 메모리장치에서, 상기 선택신호에 의하여 선택되는 워드라인에 결함이 발생한 경우에 상기 결함이 발생한 워드라인을 스페어워드라인으로 복구하도록 제어하기 위한 로우결함복구장치에 있어서, 한 단자는 공통으로 연결되고, 그리고 다른 단자는 트랜지스터의 제1단자에 연결되는 퓨즈를, 상기 제1선택신호의 개수와 상기 제3선택신호의 개수의 곱에 대응하여 구비하는 제1퓨즈그룹; 제1단자는 상기 제1퓨즈그룹의 퓨즈의 다른 단자에 연결되고, 제2단자에는 상기 제1선택신호 중 하나가 각각 입력되고, 그리고 제3단자는 트랜지스터의 제1단자가 연결되는 트랜지스터를, 상기 퓨즈그룹에 구비된 퓨즈의 개수에 대응하여 구비하며, 상기 제1선택신호 각각은 제3선택신호의 개수에 대응하는 트랜지스터들의 제2단자에 함께 입력되는 제1트랜지스터 그룹; 제1단자는 상기 제1트랜지스터그룹의 트랜지스터의 제3단자에 연결되고, 제2단자에는 상기 제3선택신호 중 하나가 각각 입력되며; 그리고 제3단자는 소정의 전원에 연결되는 트랜지스터를, 상기 제1트랜지스터그룹에 구비된 트랜지스터의 개수에 대응하여 구비하며, 상기 제3선택신호 각각은 상기 제1선택신호의 개수에 대응하는 트랜지스터들의 제2단자에 함께 입력되는 제2트랜지스터그룹; 한 단자는 서로 공통으로 연결되어 상기 제1퓨즈의 한 단자와 연결되고, 다른 단자는 제3트랜지스터그룹의 트랜지스터의 제1단자에 각각 연결되는 퓨즈를, 상기 제2선택신호의 개수에 대응하여 구비하는 제2퓨즈그룹; 및 제1단자는 상기 제2퓨즈그룹의 퓨즈의 다른 단자에 연결되고, 제2단자에는 상기 제2선택신호 중 하나가 각각 입력되고, 그리고 제3단자는 소정의 전원이 연결되는 트랜지스터를, 상기 제2퓨즈그룹에 구비된 퓨즈의 개수에 대응하게 구비하는 제3트랜지스터그룹을 포함함을 특징으로 하는 반도체 메모리장치의 로우결함복구장치.Generating a plurality of selection signals for selecting a word line by decoding an input address signal, one selection signal controlling a plurality of word lines, the selection signal being divided into a first selection signal and a second selection signal, In a semiconductor memory device having a third selection signal for controlling to select one word line of a plurality of word lines controlled by one selection signal, when a defect occurs in the word line selected by the selection signal. A low-defect recovery apparatus for controlling to recover a defective word line to a spare word line, wherein a terminal is connected in common, and the other terminal is connected to a first terminal of a transistor. A first fuse group provided corresponding to a product of the number of times and the number of the third selection signals; A first terminal is connected to the other terminal of the fuse of the first fuse group, a second terminal is input one of the first selection signal, respectively, and the third terminal is a transistor connected to the first terminal of the transistor, A first transistor group provided corresponding to the number of fuses provided in the fuse group, wherein each of the first selection signals is input together to a second terminal of transistors corresponding to the number of third selection signals; A first terminal is connected to a third terminal of the transistor of the first transistor group, and one of the third selection signals is respectively input to the second terminal; The third terminal includes a transistor connected to a predetermined power source corresponding to the number of transistors included in the first transistor group, wherein each of the third selection signals corresponds to the number of transistors corresponding to the number of the first selection signals. A second transistor group input together with the second terminal; One terminal may be connected to each other in common and connected to one terminal of the first fuse, and the other terminal may include a fuse connected to the first terminal of the transistor of the third transistor group, corresponding to the number of the second selection signals. A second fuse group; And a first terminal is connected to the other terminal of the fuse of the second fuse group, one of the second selection signals is input to the second terminal, and a third terminal is a transistor to which a predetermined power source is connected. And a third transistor group corresponding to the number of fuses provided in the second fuse group.
제10항에 있어서, 상기 제1, 제2 및 제3트랜지스터그룹의 트랜지스터들은 N형 모스 트랜지스터이고, 상기 소정의 전원은 접지전원임을 특징으로 하는 반도체 메모리 장치 의 로우결함복구장치.11. The low-defect recovery apparatus of claim 10, wherein the transistors of the first, second and third transistor groups are N-type MOS transistors, and the predetermined power source is a ground power source.
제10항에 있어서, 상기 제1, 제2 및 제3트랜지스터그룹의 트랜지스터들은 P형 모스 트랜지스터이고, 상기 소정의 전원은 동작전압전원임을 특징으로 하는 반도체 메모리장치의 로우결함복구장치.The device of claim 10, wherein the transistors of the first, second and third transistor groups are P-type MOS transistors, and the predetermined power source is an operating voltage power source.
입력 어드레스신호를 디코딩하여 워드라인을 선택하기 위한 복수의 선택신호를 발생하며, 하나의 선택신호는 복수의 워드라인을 제어하며, 상기 선택신호는 제1선택신호 및 제2선택신호로 구분되고, 하나의 선택신호에 의하여 제어되는 복수의 워드라인 중 하나의 워드라인을 선택하도록 제어하는 제3선택신호를 구비하는 반도체 메모리장치에서, 상기 선택신호에 의하여 선택되는 워드라인에 결함이 발생한 경우에 상기 결함이 발생한 워드라인을 스페어워드라인으로 복구하도록 제어하기 위한 로우결함복구장치에 있어서, 한 단자는 공통으로 연결되고, 그리고 다른 단자는 트랜지스터의 제1단자에 연결되는 퓨즈를, 상기 제1선택신호의 개수와 상기 제3선택신호의 개수의 곱에 대응하여 구비하는 제1퓨즈그룹; 제1단자는 상기 제1퓨즈그룹의 퓨즈의 다른 단자에 연결되고, 제2단자에는 상기 제1선택신호 중 하나가 각각 입력되고, 그리고 제3단자는 트랜지스터의 제1단자가 연결되는 트랜지스터를, 상기 퓨즈그룹에 구비된 퓨즈의 개수에 대응하여 구비하며, 상기 제1선택신호 각각은 제3선택신호의 개수에 대응하는 트랜지스터들의 제2단자에 함께 입력되는 제1트랜지스터 그룹; 제1단자는 상기 제1트랜지스터그룹의 트랜지스터의 제3단자에 연결되고, 제2단자에는 상기 제3선택신호 중 하나가 각각 입력되며, 그리고 제3단자는 소정의 전원에 연결되는 트랜지스터를, 상기 제3선택신호의 개수에 대응하여 구비하는 제2트랜지스터그룹; 한 단자는 서로 공통으로 연결되어 상기 제1퓨즈의 퓨즈의 한 단자와 연결되고, 다른 단자는 제3트랜지스터그룹의 트랜지스터의 제1단자에 각각 연결되는 퓨즈를, 상기 제2선택신호의 개수에 대응하여 구비하는 제2퓨즈그룹; 및 제1단자는 상기 제2퓨즈그룹의 퓨즈의 다른 단자에 연결되고, 제2단자에는 상기 제2선택신호 중 하나가 각각 입력되고, 그리고 제3단자는 소정의 전원이 연결되는 트랜지스터를, 상기 제2퓨즈그룹에 구비된 퓨즈의 개수에 대응하게 구비하는 제3트랜지스터그룹을 포함함을 특징으로 하는 반도체 메모리장치의 로우결함복구장치.Generating a plurality of selection signals for selecting a word line by decoding an input address signal, one selection signal controlling a plurality of word lines, the selection signal being divided into a first selection signal and a second selection signal, In a semiconductor memory device having a third selection signal for controlling to select one word line of a plurality of word lines controlled by one selection signal, when a defect occurs in the word line selected by the selection signal. A low-defect recovery apparatus for controlling to recover a defective word line to a spare word line, wherein a terminal is connected in common, and the other terminal is connected to a first terminal of a transistor. A first fuse group provided corresponding to a product of the number of times and the number of the third selection signals; A first terminal is connected to the other terminal of the fuse of the first fuse group, a second terminal is input one of the first selection signal, respectively, and the third terminal is a transistor connected to the first terminal of the transistor, A first transistor group provided corresponding to the number of fuses provided in the fuse group, wherein each of the first selection signals is input together to a second terminal of transistors corresponding to the number of third selection signals; A first terminal is connected to a third terminal of the transistor of the first transistor group, one of the third selection signals is input to a second terminal, and a third terminal is a transistor connected to a predetermined power source; A second transistor group provided corresponding to the number of third selection signals; One terminal is connected to each other in common and is connected to one terminal of the fuse of the first fuse, and the other terminal corresponds to the number of the second selection signals, respectively, which are connected to the first terminal of the transistor of the third transistor group. A second fuse group; And a first terminal is connected to the other terminal of the fuse of the second fuse group, one of the second selection signals is input to the second terminal, and a third terminal is a transistor to which a predetermined power source is connected. And a third transistor group corresponding to the number of fuses provided in the second fuse group.
제13항에 있어서, 상기 제1, 제2 및 제3트랜지스터그룹의 트랜지스터들은 N형 모스 트랜지스터이고, 상기 소정의 전원은 접지전원임을 특징으로 하는 반도체 메모리 장치의 로우결함복구장치.The device of claim 13, wherein the transistors of the first, second, and third transistor groups are N-type MOS transistors, and the predetermined power source is a ground power source.
제13항에 있어서, 상기 제1, 제2 및 제3트랜지스터그룹의 트랜지스터들은 P형 모스 트랜지스터이고, 상기 소정의 전원은 동작전압전원임을 특징으로 하는 반도체 메모리장치의 로우결함복구장치.15. The low-defect recovery apparatus of claim 13, wherein the transistors of the first, second, and third transistor groups are P-type MOS transistors, and the predetermined power source is an operating voltage power source.
입력 어드레스신호에 의하여 선택되는 노말워드라인, 상기 노말워드라인을 대신하여 선택될 수 있도록 추가로 구비된 스페어워드라인; 상기 스페어워드라인에 연결되며, 상기 워드라인그룹에 결함이 발생된 경우에 결함이 발생된 워드라인그룹을 디스에이블시키기 위한 제어신호를 발생하고, 상기 결함이 발생된 워드라인그룹을 대신하여 상기 스페어선택라인을 인에이블시키기 위한 스페어디코더수단; 및 상기 워드라인그룹에 대응하여 각각 하나의 디코더수단이 연결되어 입력 어드레스신호에 따라 워드라인그룹을 인에이블시키며, 상기 스페어디코더수단에서 발생된 제어신호에 대응하여 결함이 발생된 워드라인그룹을 디스에이블시키기 위한 복수의 디코더수단을 포함함을 특징으로 하는 로우결함장치를 구비한 반도체 메모리장치.A normal word line selected by an input address signal, and a spare word line further provided to be selected in place of the normal word line; A control signal connected to the spare word line and generating a control signal for disabling the defective word line group when a defect occurs in the word line group, and replacing the spare word line group with the defective word line group. Spare decoder means for enabling the selection line; And one decoder means connected to each of the word line groups to enable a word line group according to an input address signal, and to display a defective word line group in response to a control signal generated by the spare decoder means. And a plurality of decoder means for enabling the semiconductor memory device.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.