KR970051190A - Control circuit of semiconductor memory device - Google Patents

Control circuit of semiconductor memory device Download PDF

Info

Publication number
KR970051190A
KR970051190A KR1019950047944A KR19950047944A KR970051190A KR 970051190 A KR970051190 A KR 970051190A KR 1019950047944 A KR1019950047944 A KR 1019950047944A KR 19950047944 A KR19950047944 A KR 19950047944A KR 970051190 A KR970051190 A KR 970051190A
Authority
KR
South Korea
Prior art keywords
signal
control circuit
flip
output
flop
Prior art date
Application number
KR1019950047944A
Other languages
Korean (ko)
Other versions
KR0177773B1 (en
Inventor
곽종택
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019950047944A priority Critical patent/KR0177773B1/en
Publication of KR970051190A publication Critical patent/KR970051190A/en
Application granted granted Critical
Publication of KR0177773B1 publication Critical patent/KR0177773B1/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1009—Data masking during input/output
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits

Landscapes

  • Dram (AREA)

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

동시에 두개의 리퀘스트 신호를 입력받았을때, 각각의 리퀘스트 신호를 조절하여 하나의 리퀘스트 신호를 선택하기 위한 반도체 메모리 장치의 조절회로에 관한 것이다.The present invention relates to a control circuit of a semiconductor memory device for selecting one request signal by adjusting each request signal when two request signals are simultaneously received.

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

데이타의 손실이나 메모리의 오동작을 방지하기 위한 반도체 메모리 장치의 조절회로를 제공함에 있다.The present invention provides a control circuit of a semiconductor memory device for preventing data loss or memory malfunction.

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

동기화되는 입력신호가 동시에 인가되었을 경우에 이러한 입력신호들을 조절하여 선택된 특정신호로 출력하기 위한 반도체 메모리 장치의 조절회로에 있어서, 라이트 리퀘스트 신호와, 이 리퀘스트 신호를 트리거하기 위한 클럭신호와, 상기 라이트 리퀘스트 신호의 출력을 차단하기 위한 마스킹 신호를 입력으로 하는 제1플립플롭과; 리이드 리퀘스트 신호와, 이 리퀘스트 신호를 트리거하기 위한 상기 클럭신호와, 상기 리이드 리퀘스트 신호의 출력을 차단하기 위한 마스킹 신호를 입력으로 하는 제2플립플롭과; 상기 제1플립플롭의 출력신호와 상기 조절회로의 출력신호인 제1, 2응답신호가 제1노아게이트에 의해 조합된 신호를 입력으로 하는 제1앤드게이트와; 상기 제2플립플롭의 출력신호와 상기 조절회로의 출력신호인 제1, 2응답신호가 상기 제1노아게이트에 의해 조합된 신호를 입력으로 하는 제2앤드게이트와; 상기 제1앤드게이트의 출력신호와 상기 라이트 및 리이드 리퀘스트 신호가 종료됨을 알리는 종료신호가 입력되어 상기 조절회로의 출력신호인 상기 제1응답신호를 출력하기 위한 제3플리플롭과; 상기 제2앤드게이트의 출력신호와 상기 종료신호가 입력되어 상기 조절회로의 출력신호인 제2응답신호를 출력하기 위한 제4플립플롭으로 이루어지는 것을 요지로 한다.A control circuit of a semiconductor memory device for controlling and outputting such input signals as a selected specific signal when input signals to be synchronized are simultaneously applied, comprising: a write request signal, a clock signal for triggering the request signal, and the write signal; A first flip-flop that receives a masking signal as an input to block the output of the request signal; A second flip-flop for inputting a read request signal, the clock signal for triggering the request signal, and a masking signal for blocking the output of the read request signal; A first end gate for inputting a signal in which the output signal of the first flip-flop and the first and second response signals, which are output signals of the control circuit, are combined by a first NOR gate; A second and gate for inputting a signal in which the output signal of the second flip-flop and the first and second response signals which are output signals of the control circuit are combined by the first noar gate; A third flip-flop for outputting the first response signal, which is an output signal of the control circuit, by receiving an output signal of the first and gate and an end signal indicating that the write and read request signals are terminated; The output signal of the second and gate and the end signal are input to the fourth flip-flop for outputting a second response signal which is an output signal of the control circuit.

4. 발명의 중요한 용도4. Important uses of the invention

반도체 메모리 장치의 조절회로에 적합하다.It is suitable for the control circuit of a semiconductor memory device.

Description

반도체 메모리 장치의 조절회로Control circuit of semiconductor memory device

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제1도는 본 발명의 일실시예에 따른 반도체 메모리 장치의 조절회로 6에 구동되는 메모리 시스템의 블럭도.1 is a block diagram of a memory system driven by an adjusting circuit 6 of a semiconductor memory device according to an embodiment of the present invention.

제2도는 본 발명의 일실시예에 따른 조절회로 6를 보인 도면.2 is a view showing a control circuit 6 according to an embodiment of the present invention.

Claims (4)

동기화되는 입력신호가 동시에 인가되었을 경우에 이러한 입력신호들을 조절하여 선택된 특정신호로 출력하기 위한 반도체 메모리 장치의 조절회로에 있어서; 라이트 리퀘스트 신호와, 이 리퀘스트 신호를 트리거하기 위한 클럭신호와, 상기 라이트 리퀘스트 신호의 출력을 차단하기 위한 마스킹 신호를 입력으로 하는 제1플립플롭과; 리이드 리퀘스트 신호와, 이 리퀘스트 신호를 트리거하기 위한 상기 클럭신호와, 상기 리이드 리퀘스트 신호의 출력을 차단하기 위한 마스킹 신호를 입력으로 하는 제2플립플롭과; 상기 제1플립플롭의 출력신호와 상기 조절회로의 출력신호인 제1, 2응답신호가 제1노아게이트에 의해 조합된 신호를 입력으로 하는 제2앤드게이트와; 상기 제2플립플롭의 출력신호와 상기 조절회로의 출력신호인 제1,2응답신호가 상기 제1노아게트에 의해 조합된 신호를 입력으로 하는 제2앤드게이트와; 상기 제1앤드게이트의 출력신호와 상기 라이트 및 리이드 리퀘스트 신호가 종료됨을 알리는 종료신호가 입력되어 상기 조절회로의 출력신호인 상기 제1응답신호를 추력하기 위한 제3플립플롭과; 상기 제2앤드게이트의 출력신호와 상기 종료신호가 입력되어 상기 조절회로의 출력신호인 제2응답신호를 출력하기 위한 제4플립플롭으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 조절회로.A control circuit of a semiconductor memory device for controlling and outputting such input signals as a selected specific signal when a synchronized input signal is applied simultaneously; A first flip-flop that receives a write request signal, a clock signal for triggering the request signal, and a masking signal for blocking the output of the write request signal; A second flip-flop for inputting a read request signal, the clock signal for triggering the request signal, and a masking signal for blocking the output of the read request signal; A second and gate for inputting a signal in which the output signal of the first flip-flop and the first and second response signals, which are output signals of the control circuit, are combined by a first NOR gate; A second and gate for inputting a signal obtained by combining the output signal of the second flip-flop and the first and second response signals, which are output signals of the control circuit, by the first no-agget; A third flip-flop for thrusting the first response signal, which is an output signal of the control circuit, by receiving an output signal of the first and gate and an end signal indicating that the write and read request signals are terminated; And a fourth flip-flop for outputting a second response signal which is an output signal of the control circuit by inputting the output signal of the second and gate and the end signal. 제1항에 있어서; 상기 제3플립플롭을 제2,3노아게이트가 제1인버터를 통하여 서로 래치되는 것을 특징으로 하는 반도체 메모리 장치의 조절회로.The method of claim 1; And a third and third gates of the third flip-flop are latched to each other through a first inverter. 제1항에 있어서; 상기 제4플립플롭은 제4, 5 노아게이트가 제2인버터를 통하여 서로 래치되는 것을 특징으로 하는 반도체 메모리 장치의 조절회로.The method of claim 1; The fourth flip-flop is a control circuit of the semiconductor memory device, characterized in that the fourth and fifth nozzles are latched to each other through the second inverter. 제1항에 있어서; 상기 제3, 4플립프롭은 지연 셀을 포함하는 것을 특징으로하는 반도체 메모리 장치의 조절회로.The method of claim 1; And the third and fourth flip-flops comprise delay cells. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
KR1019950047944A 1995-12-08 1995-12-08 Arbiter apparatus having simple structure and stable action characteristic KR0177773B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950047944A KR0177773B1 (en) 1995-12-08 1995-12-08 Arbiter apparatus having simple structure and stable action characteristic

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950047944A KR0177773B1 (en) 1995-12-08 1995-12-08 Arbiter apparatus having simple structure and stable action characteristic

Publications (2)

Publication Number Publication Date
KR970051190A true KR970051190A (en) 1997-07-29
KR0177773B1 KR0177773B1 (en) 1999-04-15

Family

ID=19438699

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950047944A KR0177773B1 (en) 1995-12-08 1995-12-08 Arbiter apparatus having simple structure and stable action characteristic

Country Status (1)

Country Link
KR (1) KR0177773B1 (en)

Also Published As

Publication number Publication date
KR0177773B1 (en) 1999-04-15

Similar Documents

Publication Publication Date Title
JP2590122B2 (en) Semiconductor memory
KR20050104235A (en) Input circuir for a memory device
US6160754A (en) Synchronous memory device of a wave pipeline structure
US5898331A (en) Semiconductor memory having signal input circuit of synchronous type
KR920007329A (en) Semiconductor integrated circuit device
KR960003102A (en) High Speed Synchronous Logic Data Latch Device
KR850008567A (en) Semiconductor integrated circuit
KR100224718B1 (en) Internal clock generator for synchronous memory device
KR970060222A (en) Synchronous Semiconductor Memory Device
KR970051190A (en) Control circuit of semiconductor memory device
KR970029812A (en) Column selection signal control circuit
KR950024433A (en) Data output circuit and semiconductor memory
KR100335976B1 (en) Semiconductor storage and data reading methods with two or more memory blocks
KR850004180A (en) Semiconductor integrated devices
KR100353825B1 (en) Synchronous static ram
KR970060226A (en) Synchronous semiconductor memory device with narrow data skew
KR0184479B1 (en) Synchronous memory device
KR100239718B1 (en) Write circuit of multi-port semiconductor device
KR960042729A (en) Multiplexer for Memory Devices
JPH06236691A (en) Semiconductor memory device
KR970029065A (en) Roo address counter
KR970051407A (en) Synchronous Semiconductor Memory Device
KR970055529A (en) Data input buffer circuit of memory
KR920008770A (en) Timing Control Circuit of Synchronous Memory Device
KR960042744A (en) Semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051007

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee