KR970060226A - Synchronous semiconductor memory device with narrow data skew - Google Patents

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Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야1. Technical field to which the invention described in the claims belongs

본 발명은 좁은 데이타 스큐를 갖는 동기형 반도체 메모리 장치에 관한 것이다.The present invention relates to a synchronous semiconductor memory device having a narrow data skew.

2. 발명이 해결하려고 하는 기술적 과제2. Technical Challenges to be Solved by the Invention

본 발명은 데이타를 연속적으로 전파하는 웨이브 파이프라인 방식을 개선하여 내부신호의 동작 마아진을 늘리는 반도체 메모리 장치를 제공한다.The present invention provides a semiconductor memory device that improves the wave pipeline method of continuously propagating data to increase the operation margin of an internal signal.

3. 발명의 해결방법의 요지3. The point of the solution of the invention

본 발명은 시스템으로부터의 외부 클럭에 동기되어 제어되며 어드레스를 입력으로 하여 어드레스 버퍼, 컬럼 프리디코더, 컬럼선택게이트, 입출력 센스앰프, 데이타 버스, 데이타 출력버퍼까지의 데이타 리이드 경로를 포함하는 웨이브 파이프라인 형태로 형성된 반도체 메모리 장치에 있어서, 상기 데이타 경로상의 어느 하나의 뒷단에 접속되며 상기 데이타 리이드의 명령이 주어지는 순간 또는 다른 컬럼어드레스가 결정되는 순간의 상기 외부 클럭으로부터 동기되어 일정시간의 지연후에 발생되는 각각의 내부 클럭들에 의해 제어되는 전단까지의 데이타 스큐를 제거하기 위한 각각 적어도 하나 이상의 래치회로를 특징으로 한다.The present invention relates to a system and method for controlling a wave pipeline including an address buffer, a column predecoder, a column select gate, an input / output sense amplifier, a data bus, and a data lead path to a data output buffer, A plurality of memory cells each of which is connected to a rear end of the data path and which is generated after a predetermined period of time in synchronism with the external clock in a moment when an instruction of the data lead is given or an other column address is determined And at least one latch circuit for eliminating data skew to the front end controlled by respective internal clocks.

4.발명의 중요한 용도4. Important Uses of the Invention

본 발명은 반도체 메모리 장치에 적합하게 사용된다.The present invention is suitably used for a semiconductor memory device.

Description

좁은 데이타 스큐를 갖는 동기형 반도체 메모리 장치Synchronous semiconductor memory device with narrow data skew

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is a trivial issue, I did not include the contents of the text.

제2도는 본 발명에 따른 데이타 경로의 웨이브 전파 방식을 보여주는 도면.FIG. 2 is a diagram showing a wave propagation method of a data path according to the present invention; FIG.

제3도는 본 발명에 따른 데이타 경로 제어의 일실시예의 구성을 보여주는 구성 블럭도.FIG. 3 is a block diagram showing a configuration of an embodiment of data path control according to the present invention; FIG.

Claims (9)

시스템으로부터의 외부 클럭에 동기되어 제어되며 어드레스를 입력으로 하여 어드레스 버퍼, 컬럼 프리디코더, 컬럼선택게이트, 입출력 센스앰프, 데이타 버스, 데이타 출력버퍼까지의 데이타 리이드 경로를 포함하는 웨이브 파이프라인 형태로 형성된 반도체 메모리 장치에 있어서, 상기 데이타 경로상의 어느 하나의 뒷단에 접속되며 상기 데이타 리이드의 명령이 주어지는 순간 또는 다른 컬럼어드레스가 결정되는 순간의 상기 외부 클럭으로부터 동기되어 일정시간의 지연후에 발생되는 각각의 내부 클럭들에 의해 제어되어 전단까지의 데이타 스큐를 제거하기 위한 각각 적어도 하나 이상의 래치회로를 구비함을 특징으로 하는 반도체 메모리 장치.And is formed in the form of a wave pipeline including an address buffer, a column pre-decoder, a column select gate, an input / output sense amplifier, a data bus, and a data lead path to a data output buffer in synchronization with an external clock from the system. A semiconductor memory device comprising: a plurality of internal memory cells, each of which is connected to a rear end of the data path and which is generated after a predetermined period of time in synchronism with the external clock at a moment when an instruction of the data lead is given or another column address is determined; And at least one latch circuit controlled by clocks to eliminate data skew to the front end. 제1항에 있어서, 상기 래치회로가 상기 데이타 버스와 상기 데이타 출력버퍼 사이에서 다수개의 레지스터의 형태로 구성됨을 특징으로 하는 반도체 메모리 장치.2. The semiconductor memory device according to claim 1, wherein the latch circuit is formed in the form of a plurality of registers between the data bus and the data output buffer. 제2항에 있어서, 상기 레지스터가 첫번째 입력 첫번째 출력(FIFO) 형태로 구성되어 다수개의 데이타를 차례로 상기 데이타 출력버퍼로 출력함을 특징으로 하는 반도체 메모리 장치.3. The semiconductor memory device of claim 2, wherein the register is configured as a first input first output (FIFO), and outputs a plurality of data to the data output buffer sequentially. 제2항 내지 제3항중 어느 하나의 항에 있어서, 상기 레지스터가 각각 두개의 트랜지스터 사이에 래치형태의 두개의 인버터를 접속하여 구성됨을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device according to any one of claims 2 to 3, wherein the resistor is formed by connecting two inverters of a latch type between two transistors. 제1항에 있어서, 상기 래치회로가 각각 두개의 인버터로 구성됨을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device according to claim 1, wherein each of the latch circuits comprises two inverters. 시스템으로부터의 외부 클럭에 동기되어 제어되며 컬럼어드레스를 데이타로 입력으로 하여 어드레스 버퍼, 컬럼 프리디코더, 컬럼선택게이트, 입출력 센스앰프, 데이타 버스, 데이타 출력버퍼까지의 데이타 리이드 경로를 포함하는 웨이브 파이프라인 형태로 형성된 반도체 메모리 장치에 있어서, 상기 컬럼 프리디코더 뒷단 또는 내부에 위치하며 데이타 리이드의 명령이 주어지는 순간 또는 다른 상기 컬럼어드레스가 결정되는 순간의 상기 외부 클럭으로부터 동기되어 일정시간의 지연후에 발생되는 내부 클럭에 의해 제어되는 전단까지의 데이타 스큐를 제거하기 위한 래치회로를 구비함을 특징으로 하는 반도체 메모리 장치.A wave pipeline that is controlled in synchronization with an external clock from the system and includes a data path to an address buffer, a column predecoder, a column select gate, an input / output sense amplifier, a data bus, and a data output buffer, Wherein the column address is generated after a predetermined period of time in synchronism with the external clock at a moment when a command of data is given or at another instant when the column address is determined, And a latch circuit for eliminating data skew to a front end controlled by a clock. 제6항에 있어서, 상기 래치회로가 이미 존재하는 래치회로를 사용하여 레이아웃을 증가시키지 않음을 특징으로 하는 반도체 메모리 장치.7. The semiconductor memory device according to claim 6, wherein the latch circuit does not increase the layout by using a latch circuit that already exists. 제6항에 있어서, 상기 컬럼 프리디코더가 컬럼디코더임을 특징으로 하는 반도체 메모리 장치.7. The semiconductor memory device of claim 6, wherein the column predecoder is a column decoder. 시스템으로부터의 외부 클럭에 의해 제어되어 어드레스를 입력으로 하여 어드레스 버퍼, 컬럼 프리디코더, 컬럼선택게이트, 입출력 센스앰프, 데이타 버스, 데이타 출력버퍼까지의 데이타 리이드 경로를 포함하는 웨이브 파이프 라인 형태로 형성된 반도체 메모리 장치에 있어서, 상기 입출력 센스앰프 뒷단 또는 내부에 위치하며 상기 데이타 리이드의 명령이 주어지는 순간 또는 다른 컬럼어드레스가 결정되는 순간의 상기 외부 클럭으로부터 일정시간의 지연 후에 발생되는 내부 클럭에 의해 제어되어 전단까지의 데이타 스큐를 제거하기 위한 래치회로를 구비함을 특징으로 하는 반도체 메모리 장치.A semiconductor formed in the form of a wave pipeline including an address buffer, a column predecoder, a column select gate, an input / output sense amplifier, a data bus, and a data lead path to a data output buffer, which is controlled by an external clock from the system. The memory device is controlled by an internal clock generated after a delay of a predetermined time from an external clock located at the rear end or inside of the input / output sense amplifier and at a moment when an instruction of the data lead is given or another column address is determined, And a latch circuit for eliminating data skew up to the data skew. ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: It is disclosed by the contents of the first application.
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