Claims (3)
출력 시스템 클럭과 출력 기준 클럭에 위상이 정렬하여 출력되기 위해서 동일한 위상의 읽기 클럭을 제공하는 읽기 클럭 발생수단(20); 시스템 클럭과 기준 클럭을 이용하여 데이타 버퍼 인에이블 클럭을 생성하는 쓰기 클럭 발생부(112)와 상기 쓰기 클럭 발생부(112)로부터의 입력 시스템 클럭과 입력 기준 클럭에 의해 입력 데이타를 래치하는 데이타 버퍼부(111)로 구성되어 다수의 입력버스 제어수단(11)을 구비하되, 상기 다수의 입력버스 제어수단(11)은, 각각의 데이타 버퍼부(111)에 서로 상이한 위치에 래치되어 있는 입력 데이타를 출력 시스템 클럭과 출력 기준 클럭에 위상이 정렬하여 출력되기 위해서 동일한 위상의 읽기 클럭을 제공하는 상기 읽기 클럭 발생수단(20)으로부터 제공받아 출력하는 것을 특징으로 하는 기준 클럭을 이용한 위상 정렬기.Read clock generation means (20) for providing read clocks of the same phase so that the phases are output in alignment with the output system clock and the output reference clock; A write clock generator 112 for generating a data buffer enable clock using a system clock and a reference clock, and a data buffer for latching input data by an input system clock and an input reference clock from the write clock generator 112. And a plurality of input bus control means 11, each of which is latched at a different position in each of the data buffers 111, respectively. The phase aligner using the reference clock, characterized in that the output is received from the read clock generating means (20) for providing a read clock of the same phase in order to output the output system clock and the output reference clock.
제1항에 있어서, 상기 데이타 버퍼부(111)는, 상기 쓰기 클럭 발생기(112)로 발생된 버퍼 인에이블 신호와 이에 따른 클럭을 이용하여 스캔 형태로 구성되되, N분주에 맞추어 데이타 1비트에 따라 N개로 구성되는 N개의 D 플립플롭(621 내지 62N); 상기 N개의 D 플립플롭(621 내지 62N)으로부터의 스캔 형태의 버퍼 인에이블 신호에 의해 래치된 신호와 상기 읽기 클럭 발생부(20)으로부터 읽기 클럭 및 시스템 클럭을 입력받아 다중화하여 출력하는 다중화기(61)를 구비하고 있는 것을 특징으로 하는 기준 클럭을 이용한 위상 정렬기.The data buffer unit 111 of claim 1, wherein the data buffer unit 111 is configured in a scan form using a buffer enable signal generated by the write clock generator 112 and a clock corresponding thereto, and according to N division, the data buffer unit 111 is divided into one bit of data. N D flip-flops 621 to 62N according to N; A multiplexer which receives the signals latched by the scan enable buffer enable signals from the N D flip-flops 621 to 62N and the read clock and system clock from the read clock generator 20 and multiplexes them to output them; 61. A phase aligner using a reference clock, comprising: 61).
제1항에 있어서, 상기 쓰기 클럭 발생부(112)는, 상기 데이타 버퍼부(111)의 단수에 따라 N개의 카운트신호를 발생하는 N분주 카운터(41); 상기 N분주 카운터(41)의 N 분주에 의해서 생성된 클럭들을 역다중화 하여 상기 각각의 데이타버퍼부(111)의 클럭 인에이블 신호를 발생하는 역다중화기(DMUX:decoding)(42); 상기 역다중화기(42)로부터의 클럭 인에이블 신호를 입력받아 출력된 신호파형의 오류를 제거하여 버퍼 인에이블 신호를 출력하는 리타이밍부(43); 입력 기준 클럭과 입력 클럭이 항상 동일한 위상으로 입력될 시 상기 N분주 카운터(41)의 초기 싯점(카운터가 0이 되는 싯점)을 입력 기준 클럭이 위치하는 곳에서 발생할 수 있도록하기 위해 입력 기준 클럭을 카운터의 리셋신호로 입력하여 상기 N분주 카운터(41)로 출력하는 쓰기 위상동기부(44)를 구비하고 있는 것을 특징으로 하는 기준 클럭을 이용한 위상 정렬기.2. The write clock generator (112) according to claim 1, further comprising: an N division counter (41) for generating N count signals in accordance with the number of stages of the data buffer unit (111); A demultiplexer (DMUX) 42 for demultiplexing the clocks generated by the N division of the N division counter 41 to generate a clock enable signal of each of the data buffer units 111; A retiming unit (43) for receiving the clock enable signal from the demultiplexer (42) and removing the error of the output signal waveform to output a buffer enable signal; When the input reference clock and the input clock are always input in the same phase, the input reference clock is set so that the initial position of the N division counter 41 (the point at which the counter becomes zero) occurs at the position where the input reference clock is located. And a write phase synchronizer (44) for inputting the counter reset signal and outputting the counter to the N division counter (41).
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.