Claims (1)
N(N은 정수)비트로 각각 구성된 두 수 A0~An-1과 B0~n-1을 m(m은 정수)비트의 그룹으로 나누어 가산하는 캐리 선택 덧셈기에 있어서, N/m개의 상기 각 그룹은 Ai와 Bi 를 반전 논리합하여 출력하는 반전 논리합과, 상기 Ai와 상기 Bi를 반전 논리곱하여 출력하는 반전 논리곱과 상기 Ai와 상기 Bi를 배타적 논리합하여 출력하는 배타적 논리합으로 구성되는 m개의 입력단;전단의 캐리를 입력하여 반전하여 출력하는 제1캐리단과, 해당 입력단의 반전 논리합의 출력 및 반전 논리곱의 출력이 각각 제1레벨 및 제2레벨인 경우 이전 입력단의 반전 논리곱 및 반전 논리합으로부터 각각 출력되는 신호를 반전하여 제1 및 제2출력신호로서 각각 출력하고, 모두 제1레벨인 경우 상기 제1 및 제2출력신호들을 상기 제2레벨로서 출력하고, 모두 제2레벨인 경우 상기 제1 및 제2출력신호들을 상기 제1레벨로서 출력하며, 상기 각 그룹의 최하위 비트에 해당하는 입력단을 제외한 각 입력단들에 해당하는 m-1개의 캐리단들;상기 제1캐리단의 출력을 반전하여 출력하고, 상기 제1캐리단의 출력 및 반전된 상기 제1캐리단의 출력을 제1 및 제2선택신호로서 출력하는 제1캐리 선택단과, 상기 제1선택신호 및 상기 제2선택신호가 각각 제1레벨 및 제2레벨인 경우 상기 이전 입력단의 반전 논리곱으로부터 출력되는 신호의 레벨에 따르는 신호를, 상기 제2선택신호가 각각 제1레벨 및 제2레벨인 경우, 상기 이전 입력단의 반전 논리합으로부터 출력되는 신호의 레벨에 따르는 신호를 각각 출력하는 m-1개의 캐리 선택단;및 상기 그룹에서 기수 비트에 해당하는 입력단의 배타적 논리합으로부터 출력되는 신호와 해당하는 상기 캐리 선택단으로부터 출력되는 신호를 배타적 논리합하여 합 비트로서 출력하는 m/2개의 출력단과, 우수 비트에 해당하는 입력단의 배타적 논리합으로부터 출력되는 신호와 해당하는 상기 캐리 선택단으로부터 출력되는 신호를 반전 배타적 논리합하여 합 비트로서 출력하는 m/2개의 출력단을 구비하는 것을 특징으로 하는 캐리 선택 덧셈기.In the carry selection adder for dividing two numbers A 0 to A n-1 and B 0 to n-1 each of N (N is an integer) bits into groups of m (m is an integer) bits, N / m Each group consists of an inverted logical sum that inverts and outputs Ai and Bi, an inverted AND that inverts and outputs Ai and Bi, and an exclusive logical sum that exclusively ORs and outputs Ai and Bi. The first carry stage for inputting and inverting the carry of the front stage and the output of the inverted logical sum of the corresponding input stage and the output of the inverted logical product of the first input stage and the inverted logical product, respectively, from the inverted AND and inverted logical sum of the previous input stage. Invert the respective output signals and output the first and second output signals as the first and second output signals, respectively, and output the first and second output signals as the second level when they are all at the first level, and output the first and second output signals as the second level. 1 and 1 Outputs two output signals as the first level, m-1 carry stages corresponding to each input stage except the input stage corresponding to the least significant bit of each group; inverts and outputs the output of the first carry stage A first carry selection stage for outputting the output of the first carry stage and the inverted output of the first carry stage as first and second selection signals, and the first selection signal and the second selection signal respectively being first; In the case of the level and the second level, a signal corresponding to the level of the signal output from the inversion logical product of the previous input terminal is output from the inversion logical sum of the previous input terminal when the second selection signal is the first level and the second level, respectively. M-1 carry selection stages each outputting a signal according to the level of the signal; and a signal output from an exclusive logical sum of an input terminal corresponding to an odd bit in the group and a corresponding carry selection stage. M / 2 output stages for outputting the signal outputted from the output signal as the sum bits, and the signal output from the exclusive logic sum of the input terminal corresponding to the even bit and the signal output from the carry selection stage corresponding to the sum bit. And a m / 2 output stage outputting as a bit.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.