KR970023852A - Wiring structure of semiconductor device and manufacturing method thereof - Google Patents

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Abstract

본 발명은 반도체소자의 배선구조 및 그 제조방법에 관한 것으로, 임의의 도전성 영역이 형성된 반도체기판 상에 하부배선을 포함하는 절연막을 형성하는 공정과; 상기 도전성 영역 및 하부배선의 표면이 노출 되도록 상기 절연막을 식각하여 접속구멍은 형성하는 공정과; 상기 접속구멍을 포함한 절연막 상에 보조배선층을 형성하는 공정과; 상기 보조배선층을 에치백하여 평탄화하는 공정과; 평탄화된 상기 보조배선층 상에 주배선층을 형성하는 공정 및; 상기 보조배선층 및 주배선층을 선택식각하여 상부배선을 형성하는 공정을 구비하여 소자 제조를 완료하므로써, 1) 도전성 물질을 이용하여 효과적으로 단차를 감소시킬 수 있게 되어 평탄도를 개선함과 동시에 배선의 전기저항을 낮출 수 있고, 2) 기판이 평탄화된 상태에서 사진현상공정을 적용할 수 있으므로 단차가 존재할 때와 같은 촛점 심도의 악화현상을 완전히 제거할 수 있어 결과적으로 배선의 패턴을 정확하게 형성할 수 있게 되므로 배선의 신뢰성을 향상시킬 수 있게 된다.The present invention relates to a wiring structure of a semiconductor device and a method of manufacturing the same, comprising the steps of: forming an insulating film including a lower wiring on a semiconductor substrate on which an arbitrary conductive region is formed; Etching the insulating film so that the surfaces of the conductive region and the lower wiring are exposed to form a connection hole; Forming an auxiliary wiring layer on the insulating film including the connection hole; Etching and planarizing the auxiliary wiring layer; Forming a main wiring layer on the planarized auxiliary wiring layer; Comprising the step of forming the upper wiring by selectively etching the auxiliary wiring layer and the main wiring layer by completing the device manufacturing, 1) effectively reduce the step by using a conductive material to improve the flatness and at the same time The resistance can be lowered, and 2) the photolithography process can be applied while the substrate is flattened to completely eliminate the deterioration of the depth of focus, such as when a step exists, so that the wiring pattern can be accurately formed. Therefore, the reliability of the wiring can be improved.

Description

반도체소자의 배선구조 및 그 제조방법Wiring structure of semiconductor device and manufacturing method thereof

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음As this is a public information case, the full text was not included.

제1(가)도 내지 제1(사)도는 본 발명의 제1실시예에 따른 반도체 소자의 배선 제조방법을 도시한 공정수순도.1 (a) to 1 (g) are process flowcharts showing a wiring manufacturing method of a semiconductor device according to a first embodiment of the present invention.

Claims (36)

임의의 도전성 영역이 형성된 반도체기판과; 하부배선을 포함하며, 단차를 가지고 상기 기판 상에 형성된 절연막 및; 낮은 토폴로지 영역에서는 두꺼운 두께를 가지고, 높은 토폴로지 영역에서는 얇은 두께를 가지도록 상기 절연막 상에 형성된 보조패턴/주배선패턴의 적층 구조로 이루어진 평탄화된 상부배선 패턴을 구비하여 이루어진 것을 특징으로 하는 반도체소자의 배선구조.A semiconductor substrate having an arbitrary conductive region formed thereon; An insulating film including a lower wiring and formed on the substrate with a step; A semiconductor device comprising a planarized upper wiring pattern formed of a stacked structure of an auxiliary pattern / main wiring pattern formed on the insulating layer to have a thick thickness in a low topology region and a thin thickness in a high topology region. Wiring structure. 제1항에 있어서, 상기 보조패턴은 도전성 물질이나 절연성 물질 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 반도체소자의 배선구조.The wiring structure of a semiconductor device according to claim 1, wherein the auxiliary pattern is made of any one selected from a conductive material and an insulating material. 제1항에 있어서, 상기 주배선패턴은 도전성물질로 이루어진 것을 특징으로 하는 반도체소자의 배선구조.The wiring structure of claim 1, wherein the main wiring pattern is made of a conductive material. 제1항에 있어서, 상기 보조패턴은 W, Al, Cu등의 비저항이 낮은 금속이나 그 금속의 합금 또는 TiSi2, WSi2중 선택된 어느 하나로 이루어진 것을 특징으로 하는 반도체소자의 배선구조.The wiring structure of a semiconductor device according to claim 1, wherein the auxiliary pattern is made of a metal having low resistivity such as W, Al, Cu, an alloy of the metal, or any one selected from TiSi 2 , WSi 2 . 제1항에 있어서, 상기 주 배선패턴은 Al, Cu등의 금속이나 그 합금으로 이루어진 것을 특징으로 하는 반도체 소자의 배선구조.The semiconductor device wiring structure according to claim 1, wherein the main wiring pattern is made of a metal such as Al, Cu, or an alloy thereof. 임의의 도전성 영역이 형성된 반도체기판자; 하부배선을 포함하며, 단차를 가지고 상기 기판 상에 형성된 절연막 및; 낮은 토폴로지 영역의 절연막 상에는 주배선패턴/보조패턴이 적층된 구조를 가지며, 높은 토폴로지 영역의 절연막 상에는 주배선패턴 구조론 가지도록 이루어진 평탄화된 상부배선을 구비하여 이루어진 것을 특징으로 하는 반도체소자의 배선구조.A semiconductor substrate formed with an arbitrary conductive region; An insulating film including a lower wiring and formed on the substrate with a step; A wiring structure of a semiconductor device, comprising: a planarized upper wiring formed on the insulating film in a low topology region and having a main wiring pattern / auxiliary pattern stacked on the insulating film in a high topology region; 제6항에 있어서, 상기 보조패턴은 도전성 물질이나 절연성물질 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 반도체소자의 배선구조.The wiring structure of a semiconductor device according to claim 6, wherein the auxiliary pattern is made of any one selected from a conductive material and an insulating material. 제6항에 있어서, 상기 주배선패턴은 도전성물질로 이루어진 것을 특징으로 하는 반도체소자의 배선구조.The wiring structure of a semiconductor device according to claim 6, wherein the main wiring pattern is made of a conductive material. 제6항에 있어서, 상기 보조패턴은 W, Al, Cu등의 비저항이 낮은 금속이나 그 금속의 합금 또는 TiSi2, WSi2중 선택된 어느 하나로 이루어진 것을 특징으로 하는 반도체소자의 배선구조.The semiconductor device wiring structure according to claim 6, wherein the auxiliary pattern is made of a metal having a low resistivity such as W, Al, Cu, an alloy of the metal, or any one selected from TiSi 2 , WSi 2 . 제6항에 있어서, 상기 주배선패턴은 Al, Cu등의 금속이나 그 합금으로 이루어진 것을 특징으로하는 반도체 소자의 배선구조.The semiconductor device wiring structure according to claim 6, wherein the main wiring pattern is made of a metal such as Al, Cu, or an alloy thereof. 제6항에 있어서, 상기 주배선패턴과 보조패턴은 양쪽 패턴이 모두 도전성물질로 구성될 경우, 서로 식각선택성이 다른 물질로 이루어진 것을 특징으로 하는 반도체소자의 배선구조.The wiring structure of claim 6, wherein the main wiring pattern and the auxiliary pattern are made of a material having different etching selectivity when both patterns are made of a conductive material. 임의의 도전성 영역이 형성된 반도체기판과; 하부배선을 포함하며, 단차를 가지고 상기 기판상에 형성된 절연막과; 상기 하부배선과 연결되도록 높은 토폴로지 영역의 절연막 상에 형성된 주배선패턴으로 이루어진 상부배선 및; 낮은 토폴로지 영역의 절연막 상에 형성된 주배선패턴-보조패턴 적층구조로 이루어진 더미 배선을 구비하여 이루어진 것을 특징으로 하는 반도체소자의 배선구조.A semiconductor substrate having an arbitrary conductive region formed thereon; An insulating film including a lower wiring and formed on the substrate with a step difference; An upper wiring formed of a main wiring pattern formed on the insulating film in a high topology region so as to be connected to the lower wiring; A wiring structure of a semiconductor device, comprising a dummy wiring formed of a main wiring pattern-auxiliary pattern stacked structure formed on an insulating film in a low topology region. 제12항에 있어서, 상기 보조패턴은 도전성물질이나 절연성물질 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 반도체소자의 배선구조.The wiring structure of claim 12, wherein the auxiliary pattern comprises at least one selected from a conductive material and an insulating material. 제12항에 있어서, 상기 보조패턴은 W, Al, Cu등의 비저항이 낮은 금속이나 그 금속의 합금 또는 TiSi2, WSi2, 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 반도체소자의 배선구조.The wiring structure of a semiconductor device according to claim 12, wherein the auxiliary pattern is made of a metal having a low resistivity such as W, Al, Cu, an alloy of the metal, or any one selected from TiSi 2 , WSi 2 . 제12항에 있어서, 상기 주배선패턴은 도전성 물질로 이루어진 것을 특징으로 하는 반도체소자의 배선구조.The wiring structure of claim 12, wherein the main wiring pattern is made of a conductive material. 제15항에 있어서, 상기 주배선패턴은 Al, Cu등의 금속이나 그 합금으로 이루어진 것을 특징으로 하는 반도체소자의 배선구조.The semiconductor device wiring structure according to claim 15, wherein the main wiring pattern is made of a metal such as Al, Cu, or an alloy thereof. 임의의 도전성 영역이 형성된 반도체기판 상에 하부배선을 포함하는 절연막을 형성하는 공정과; 상기 도전성 영역 및 하부배선의 표면이 노출되도록 상기 절연막을 식각하여 접속구멍을 형성하는 공정과; 상기 접속구멍을 포함한 절연막 상에 보조배선층을 형성하는 공정과; 상기 보조배선층을 에치백하여 평탄화하는 공정과; 평탄화된 상기 보조배선층 상에 주배선층을 형성하는 공정 및; 상기 보조배선층 및 주배선층을 선택식각하여 상부배선을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체소자의 배선구조 제조방법.Forming an insulating film including a lower wiring on the semiconductor substrate on which the conductive region is formed; Etching the insulating film to form a connection hole so that the surfaces of the conductive region and the lower wiring are exposed; Forming an auxiliary wiring layer on the insulating film including the connection hole; Etching and planarizing the auxiliary wiring layer; Forming a main wiring layer on the planarized auxiliary wiring layer; And forming a top wiring by selectively etching the auxiliary wiring layer and the main wiring layer. 제17항에 있어서, 상기 보조배선층은 도전성물질이나 절연성물질 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체소자의 배선구조 제조방법.18. The method of claim 17, wherein the auxiliary wiring layer is formed of any one selected from a conductive material and an insulating material. 제17항에 있어서, 상기 보조배선층은 W, Al, Cu등의 비저항이 낮은 금속이나 그 금속의 합금 또는 TiSi2, WSi2중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체소자의 배선구조 제조방법.18. The method of claim 17, wherein the auxiliary wiring layer is formed of a metal having low resistivity such as W, Al, or Cu, an alloy of the metal, or any one selected from TiSi 2 and WSi 2 . 제17항에 있어서, 상기 보조배선층은 기판 위에 발생된 단차에 해당하는 두께 또는 그 이하의 두께를 가지도록 형성되는 것을 특징으로 하는 반도체소자의 배선구조 제조방법.The method of claim 17, wherein the auxiliary wiring layer is formed to have a thickness equal to or less than a step generated on the substrate. 제17항에 있어서, 상기 보조배선층은 화학기계적 연마법으로 에치백되는 것을 특징으로 하는 반도체소자의 배선구조 제조방법.18. The method of claim 17, wherein the auxiliary wiring layer is etched back by chemical mechanical polishing. 제17항에 있어서, 상기 보조배선층은 연마제로서 실리카, 알루미나등의 연마입자와 H3PO4, H2SO4, AgNO3등과 같은 산, 그리고 H2O2, HOCl등과 같은 산화제가 포함된 슬러리를 이용하여 에치백되는 것을 특징으로 하는 반도체소자의 배선구조 제조방법.18. The slurry of claim 17, wherein the auxiliary wiring layer includes abrasive particles such as silica and alumina, acids such as H 3 PO 4 , H 2 SO 4 , AgNO 3 , and an oxidizing agent such as H 2 O 2 , HOCl, etc. as an abrasive. Method for manufacturing a wiring structure of a semiconductor device, characterized in that the etched back using. 제17항에 있어서, 상기 주배선층은 도전성 물질로 형성되는 것을 특징으로 하는 반도체소자의 배선구조 제조방법.18. The method of claim 17, wherein the main wiring layer is formed of a conductive material. 임의의 도전성 영역이 형성된 반도체기판 상에 하부배선을 포함하는 절연막을 형성하는 공정과; 상기 도전성 영역 및 하부배선의 표면이 노출되도록 상기 절연막을 식각하여 접속구멍을 형성하는 공정과; 상기 접속구멍을 포함한 절연막 상에 주배선층을 형성하고, 상기 주배선층 상에 보조배선층을 형성하는 공정과; 상기 보조배선층을 선택 식각하여 평탄화하는 공정과; 감광막 패턴을 마스크로 주배선층과 보조배선층을 식각하여 상부배선을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체소자의 배선구조 제조방법.Forming an insulating film including a lower wiring on the semiconductor substrate on which the conductive region is formed; Etching the insulating film to form a connection hole so that the surfaces of the conductive region and the lower wiring are exposed; Forming a main wiring layer on the insulating film including the connection hole and forming an auxiliary wiring layer on the main wiring layer; Selectively etching and etching the auxiliary wiring layer; And etching the main wiring layer and the auxiliary wiring layer using a photosensitive film pattern as a mask to form upper wirings. 제24항에 있어서, 상기 보조배선층은 도전성 물질이나 절연성물질 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체소자의 배선구조 제조방법.25. The method of claim 24, wherein the auxiliary wiring layer is formed of any one selected from a conductive material and an insulating material. 제24항에 있어서, 상기 보조배선층은 W, Al, Cu등의 비저항이 낮은 금속이나 그 금속의 합금 또는 TiSi2, WSi2중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체소자의 배선구조 제조방법.25. The method of claim 24, wherein the auxiliary wiring layer is formed of a metal having a low resistivity such as W, Al, or Cu, an alloy of the metal, or any one selected from TiSi 2 and WSi 2 . 제24항에 이어서, 상기 보조배선층은 기판 위에 발생된 단차에 해당자는 두께 또는 그 이하의 두께를 가지도록 형성되는 것을 특징으로 하는 반도체소자의 배선구조 제조방법.25. The method of claim 24, wherein the auxiliary wiring layer is formed to have a thickness equal to or less than a step generated on a substrate. 제24항에 있어서, 상기 주배선층은 도전성물질로 형성되는 것을 특징으로 하는 반도체소자의 배선구조 제조방법.25. The method of claim 24, wherein the main wiring layer is formed of a conductive material. 제24항에 있어서, 상기 주배선층자 보조배선층은 서로 식각선택성이 다른 물질로 형성되는 것을 특징으로 하는 반도체소자의 배선구조 제조 방법.25. The method of claim 24, wherein the main wiring layer auxiliary auxiliary layer is formed of a material having different etching selectivity. 제24항에 있어서, 상기 보조배선층을 선택식각하여 평탄화하는 공정은 토폴로지가 상대적으로 낮은 부분의 보조배선층 상에 감광막 패턴을 형성하는 공정과; 상기 감광막 패턴을 마스크로 선택적으로 보조배선층을 식각하는 공정 및; 상기 감광막 패턴을 제거하는 공정을 더 포함하여 형성되는 것을 특징으로 하는 반도체소자의 배선구조 제조방법.25. The method of claim 24, wherein the selectively etching and planarizing the auxiliary wiring layer comprises: forming a photoresist pattern on the auxiliary wiring layer having a relatively low topology; Selectively etching the auxiliary wiring layer using the photosensitive film pattern as a mask; The method of manufacturing a wiring structure of a semiconductor device, characterized in that it further comprises the step of removing the photosensitive film pattern. 제24항에 있어서, 상기 보조배선층은 화학기계적연마법으로 에치백하여 평탄화되는 것을 특징으로 하는 반도체소자의 배선구조 제조방법.25. The method of claim 24, wherein the auxiliary wiring layer is etched back and planarized by chemical mechanical polishing. 제32항에 있어서, 상기 보조배선층은 화학기계적연마법에 의한 에치백공정 진행시 실리카, 알루미나등의 연마입자와 H3PO4, H2SO4, AgNO3등과 같은 산, 그리고 H2O2, HOCl등과 같은 산화제가 포함된 슬러리를 이용하여 에치백하는 것을 특징으로 하는 반도체소자의 배선구조 제조방법.33. The method of claim 32, wherein the auxiliary wiring layer is an acid, such as chemical polishing particles of silica, alumina, etc. When proceeding etch-back process in by mechanical polishing with H 3 PO 4, H 2 SO 4, AgNO 3, and H 2 O 2 And etching using a slurry containing an oxidizing agent such as HOCl and the like. 제32항에 있어서, 상기 보조배선층은 화학기계적 연마법에 의한 에치백 공정 진행시 실리카와 KOH등의 알카리용액을 적용하여 에치백하는 것을 특징으로 하는 반도체소자의 배선구조 제조 방법.33. The method of claim 32, wherein the auxiliary wiring layer is etched back by applying an alkali solution such as silica and KOH during an etch back process by chemical mechanical polishing. 제24항에 있어서, 감광막 패턴을 마스크로 주배선층과 보조배선층을 식각하여 상부배선을 형성하는 공정과정에서 주배선층은 Cl2나, SF6, CHF3, CF4중에서 선택된 어느 하나를 포함하는 가스의 플라즈마를 이용하여 식각하고, 보조배선층은 주배선층 식각에 쓰이지 않은 나머지 가스 중 선택된 어느 하나를 포함하는 가스의 플라즈마를 이용하여 식각하는 것을 특징으로 하는 반도체소자의 배선구조 제조 방법.The gas of claim 24, wherein the main wiring layer comprises any one selected from Cl 2 , SF 6 , CHF 3 , and CF 4 in the process of forming the upper wiring by etching the main wiring layer and the auxiliary wiring layer using the photoresist pattern as a mask. Etching using plasma, and the auxiliary wiring layer is etched using a plasma of a gas including any one selected from the remaining gases not used for etching the main wiring layer. 제24항에 있어서, 상기 보조배선층은 실리콘산화막으로 형성되는 것을 특징으로 하는 반도체소자의 배선구조 제조 방법.25. The method of claim 24, wherein the auxiliary wiring layer is formed of a silicon oxide film. 제24항에 있어서, 감층막 패턴을 마스크로 주배선층과 보조배선층을 식각하여 상부배선을 형성하는 공정 진행 후, 상기 하부배선 상의 주배선층 위에 감광막 패턴을 형성하는 공정과; 상기 감광막 패턴을 마스크로 보조배선층을 선택식각하여 주배선층과 이격되며, 주배선층 상에 보조배선층이 형성된 적층 구조를 갖는 더미배선을 형성하는 공정을 더 포함하여 형성되는 것을 특징으로 하는 반도체소자의 배선구조 제조 방법.25. The method of claim 24, further comprising: forming a photoresist pattern on the main wiring layer on the lower wiring after the process of forming the upper wiring by etching the main wiring layer and the auxiliary wiring layer using the photosensitive film pattern as a mask; And etching the auxiliary wiring layer using the photoresist pattern as a mask to form a dummy wiring spaced apart from the main wiring layer, the dummy wiring having a laminated structure having the auxiliary wiring layer formed on the main wiring layer. Structure manufacturing method. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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