KR970013937A - ATM cell multiplexing controller - Google Patents

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양승택
한국전자통신연구소
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Abstract

본 발명은 ATM스위치의 자원을 공유하기 위하여 셀 다중화기를 두어 여러개의 프로세서가 동시에 한개의 ATM스위치 링크를 공유하여 ATM셀을 다중화하여 전송하는 ATM 셀 다중화 제어장치에 관한 것으로서, 각각의 프로세서 링크로 부터 수신된 ATM셀이 저장된 프로세서 송신 FIFO(303)와, 저장되는 셀 데이타를 제어하는 FIFO 콘트롤러(302)와, 각각의 프로세서 송신 FIFO(303)에 셀 데이타가 몇개 유효한지를 나타내는 셀 카운터(304), 셀 카운터로 부터 그 값이 1이상이면 셀 전송부로 셀이 유효되었음을 알리는 셀 전송 중재기(305), 셀 전송 중재기(305)로 부터 유효화된 프로세서 송신 FIFO(303)의 번호를 부여 받아서 셀을 전송하며, 셀 전송시 셀 간격 에러 발생시 프로세서 송신 FIFO(303)를 리셋하는 셀 전송부(306)을 구비한다.The present invention relates to an ATM cell multiplexing control device having multiple cell multiplexers simultaneously sharing one ATM switch link in order to share resources of an ATM switch, and multiplexing and transmitting ATM cells. A processor transmission FIFO 303 in which the received ATM cell is stored, a FIFO controller 302 controlling cell data to be stored, a cell counter 304 indicating how many cell data are valid for each processor transmission FIFO 303, If the value is greater than or equal to 1 from the cell counter, the cell transmission arbiter 305 and the cell transmission arbiter 305 receive the number of the valid processor transmission FIFO 303 from the cell transmission arbiter 305. And a cell transmitter 306 for resetting the processor transmission FIFO 303 when a cell interval error occurs during cell transmission.

Description

에이티엠(ATM) 셀 다중화 제어장치ATM cell multiplexing controller

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제 3 도는 본 발명에 따른 ATM 셀 다중화 제어장치의 블럭 구성도,3 is a block diagram of an ATM cell multiplexing control apparatus according to the present invention;

제 4 도는 FIFO 콘트롤러의 내부구성도,4 is an internal diagram of the FIFO controller,

제 5 도는 셀 카운터와 셀 전송 중재기의 내부 구성도,5 is an internal configuration diagram of a cell counter and a cell transmission arbiter,

제4도는 셀 전송부의 내부 구성도.4 is an internal configuration diagram of a cell transmitter.

Claims (7)

다수의 프로세서 링크(301)를 통해서 1셀 데이타가 전송되기 시작하면 전송되는 셀 데이타에 대하여 셀의 시작점을 알리기 위하여 1비트를 더 할당하여 셀이 시작하는 바이트에 특정비트로 세팅하여 출력하고, 소정 바이트의 셀 데이타가 모두 다 전송되면, 1 셀 전송완료신호를 출력하는 다수의 FIFO 콘트롤러(302)와, 상기 다수의 FIFO 콘트롤러(302)로 부터 출력는 셀 데이타를 저장하는 다수의 프로세서 송신 FIFO(303)와, 각각의 FIFO 콘트롤러(302)로부터 받은 1셀 전송 완료 신호에 의해 업 카운트 되며, 셀 전송완료 신호에 의해 다운 카운트 되는 셀 카운트(304)와, FIFO 번호 요구 신호의 입력에 따라 상기 셀 카운터(305)에 저장된 각각의 셀 전송 카운터값이 1 이상인지 비교하고 1 이상이 된 프로세서 송신 FIFO(303)의 값을 출력하는 셀 전송 중재기(305), 및 FIFO 번호 요구 신호를 상기 셀 전송 중재기(305)에 출력하여 응답신호로서 전해 받은 프로세서 송신 FIFO(303)의 번호에 의해 해당 프로세서 송신 FIFO(303)의 데이타를 읽어 외부의 ATM 스위치(307)로 전송하되, 셀 전송이 시작되는 순간 셀의 첫째 바이트의 셀 간격 비트가 1이 아니면 현재 프로세서 송신 FIFO(303)의 데이타를 리셋(RESET)시키며, 전송이 완료되면 상기 셀 카운터로 셀 전송 완료신호를 제공하는 셀 전송부(306)를 구비하는 것을 특징으로 하는 ATM 셀 다중화 제어장치.When one cell data starts to be transmitted through the plurality of processor links 301, one bit is allocated to the cell data to be transmitted so as to indicate the cell's starting point. When all the cell data of the is transmitted, a plurality of FIFO controller 302 for outputting a one-cell transmission completion signal, and the output from the plurality of FIFO controller 302 is a plurality of processor transmission FIFO 303 for storing cell data And a cell count 304 that is counted up by the one-cell transmission completion signal received from each FIFO controller 302 and down counted by the cell transmission completion signal, and the cell counter according to the input of the FIFO number request signal. A cell transmission arbiter 305 for comparing each cell transmission counter value stored in 305 with one or more and outputting the value of the processor transmission FIFO 303 which has become one or more, and a FIFO number; Output the request signal to the cell transmission arbiter 305 and read the data of the processor transmission FIFO 303 according to the number of the processor transmission FIFO 303 received as a response signal and transmit the data to the external ATM switch 307. If the cell interval bit of the first byte of the cell is not 1 at the start of cell transmission, the data of the current processor transmission FIFO 303 is reset, and when the transmission is completed, a cell transmission completion signal is provided to the cell counter. ATM cell multiplexing control device comprising a cell transmitter (306). 제 1 항에 있어서, 상기 FIFO 콘트롤러(302)는, 프로세서 링크(301)로 부터의 데이타를 셀 전송중임을 알리는 셀비지(cell busy)신호와 쓰기 클럭에 의해 래치하되, 셀의 시작점을 알리는 1비트를 더 추가하여 래치하여 프로세서 송신 FIFO(303)로 전송하는 D플립플롭(401)과, 상기 프로세서 링크(301)로 부터의 셀 비지 신호와 쓰기 클럭을 이용하여 셀 비지 기간중 데이타 갯수를 세어서 상기 소정 바이트가 완료되면 셀 카운터(304)로 1셀이 전송완료 신호를 출력하는 1셀 카운터(402)를 구비하는 것을 특징으로 하는 ATM 셀 다중화 제어장치.The method of claim 1, wherein the FIFO controller 302 latches data from the processor link 301 by a cell busy signal and a write clock indicating that a cell is being transmitted, and indicates a start point of a cell. The number of data during the cell busy period is counted using the D flip-flop 401 which adds and latches the bit to transmit to the processor transmission FIFO 303, and the cell busy signal and the write clock from the processor link 301. And a one-cell counter (402) for outputting a transmission completion signal by one cell to a cell counter (304) when the predetermined byte is completed. 제2항에 있어서, 상기 D플립플롭(401)은 8비트에 프로세서 링크(301)로 부터의 데이타를 래치하고 9번째 비트에 셀의 시박점을 알리는 1비트를 부가하기 위하여 9비트 D플립플롭으로 구성되는 것을 특징으로 하는 ATM 셀 다중화 제어장치.4. The D flip-flop 401 is a 9-bit D flip-flop to add one bit to latch the data from the processor link 301 in eight bits and to indicate the cell's point of view in the ninth bit. ATM cell multiplexing control device, characterized in that consisting of. 제2항에 있어서, 상기 셀 카운터(304)는 상기 1셀 카운터(402)로 부터의 1셀 전송완료 신호를 입력받아 업 카운트되며, 상기 셀 전송부(306)으로 부터의 셀 전송완료 신호를 입력받아 다운 카운트 되는 다수의 셀 유효 카운터를 구비하는 것을 특징으로 하는 ATM 셀 다중화 제어장치.3. The cell counter 304 is counted up by receiving a one-cell transmission completion signal from the one-cell counter 402 and receiving a cell transmission completion signal from the cell transmission unit 306. ATM cell multiplexing control device characterized in that it comprises a plurality of cell valid counters that are received down count. 제4항에 있어서, 상기 셀 전송 중재기(305)는, 다수의 셀 유효 카운터(504)로 부터의 출력을 입력받아 그 중 하나를 선택하여 출력하는 멀티플렉서(502)와, 셀 전송부(306)로 부터 FIFO 번호 요구신호가 들어오면 링 카운트하여 상기 멀티플렉서(502)에 선택신호를 제공하는 링 카운터(501), 및 상기 멀티플렉서(502)의 출력이 1이상이 검출되면 정지신호(stop)를 상기 링카운터(501)로 제공하여 클럭킹을 정지시키고, 링 카운터(501)의 출력값을 FIFO 선택번호 신호로서 셀 전송부(306)로 송신하는 비교기(503)를 구비하는 것을 특징으로 하는 ATM 셀 다중화 제어장치.The cell transmission arbiter 305 is a multiplexer 502 for receiving outputs from a plurality of cell validity counters 504 and selecting one of the cell transmission counters 504 and a cell transmitter 306. Ring counter 501 to provide a selection signal to the multiplexer 502 when the FIFO number request signal is received from the signal, and stop signal (stop) when one or more outputs of the multiplexer 502 are detected. ATM cell multiplexing, comprising: a comparator 503 provided to the ring counter 501 to stop clocking and transmitting the output value of the ring counter 501 to the cell transmitter 306 as a FIFO selection number signal. Control unit. 제5항에 있어서, 상기 링 카운터(501)는 프로세서 송신 FIFO(303) 갯수 만큼의 셀 유효 카운터(504) 값을 차례로 링 카운트하도록 구성되는 것을 특징으로 하는 ATM 셀 다중화 제어장치.6. The ATM cell multiplexing control device according to claim 5, wherein the ring counter (501) is configured to sequentially ring count as many cell validity counters (504) as the number of processor transmit FIFOs (303). 제5항에 있어서, 상기 셀 전송부(306)는, FIFO 번호를 셀 전송 중재기(305)로 요구하여 받은 FIFO 선택번호를 가지고 해당 프로세서 송신 FIFO(303)에 읽기 클럭을 주면서 데이타를 읽어와 차례로 외부의 ATM스위치(307)로 전송하는 FIFO 읽기(READ)부 (601), 및 상기 프로세서 송신 FIFO(303)에서 상기 FIFO 읽기부(601)에 제공되는 데이타의 첫번째 바이트 읽기 시 셀의 시작을 알리기 위해 부가한 비트가 1인지 검사하여 1이면 정상적으로 셀을 전송하고 1이 아니고 0이면 셀 전송을 취소하고 현재 읽고 있는 해당 프로세서 송신 FIFO(303)의 데이타값을 리셋(RESET)하기 위한 리셋신호를 출력하는 에러 검출부(602)를 구비하는 것을 특징으로 하는 ATM 셀 다중화 제어장치.6. The method of claim 5, wherein the cell transmitter 306 reads data while giving a read clock to the processor transmit FIFO 303 with the FIFO selection number received by requesting the FIFO number from the cell transfer arbiter 305. The FIFO read section 601, which in turn transmits to the external ATM switch 307, and the start of the cell when the first byte of data provided to the FIFO read section 601 is read by the processor transmission FIFO 303. To check whether the added bit is 1, the cell is transmitted normally. If it is 1, if it is not 1, the cell is canceled and the reset signal for resetting the data value of the corresponding processor transmission FIFO 303 currently being read is reset. And an error detection unit (602) for outputting. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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