KR970011793B1 - 단국장치에서의 채널정보 입출력을 위한 타임 슬롯 할당기 - Google Patents
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Abstract
내용없음
Description
제1도는 본 발명에 따르는 단국장치 내의 타임 슬롯 할당회로의 블럭도.
제2도는 제1도중 타임 슬롯 할당 펄스 발생부의 버스상에 나타나는 출력파형도.
제3도는 본 발명에 의한 단국장치 내의 통화로 유니트에 인가되는 각 슬롯별 위치값을 보여주는 테이블.
제4도는 본 발명에 따른 유니트 슬롯지정과 채널 슬롯지정간의 관계를 나타낸 타이밍도.
제5도는 제1도중 비교부 300의 구체 회로도.
제6도는 본 발명의 구현에 따라 발생되는 타임 슬롯 할당 펄스의 출력 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
100, CPU : 중앙처리장치200 : 타임 슬롯 할당 펄스 발생기
300 : 비교부
본 발명은 데이타 통신 시스템에 관한 것으로, 특히 셉트(CEPT) 등의 단국 장치에 있어서 채널정보 입출력을 위해 필요한 단국 장치에서의 채널정보 입출력을 위한 타임 슬롯 할당기에 관한 것이다.
일반적으로, 셉트 등과 같은 데이타 전송장비는 본 분야에서 단국장치로 통용되며, 통상 시분할 방식으로 송신할 데이타 및 수신된 데이타를 다중화(Multiplexing) 및 역 다중화하여 통신을 수행한다. 이와 같은 단국장치는 전형적으로 통화로 채널을 통해 입출력되는 데이타를 송수신하는데 필요한 타이밍을 제공해주는 타임 슬롯 할당기를 내부적으로 구비하고 있다.
종래에는 이러한 타임 슬롯 할당기를 디코더(Decoder)와 다수는 논리 게이트(Logic gate)의 조합에 의해 만들고, 그로부터 얻어진 타임 슬롯 펄스를 각 채널에 공급하였다. 따라서, 이러한 다수의 조합에 의해 만들어진 종래의 타임 슬롯 할당기는 타임 슬롯 펄스를 전달하는 버스라인의 갯수가 기본적으로 많아서 설치 및 보수가 어려운 문제점이 있었다.
또한, 각각의 채널에 서로 다른 타임 슬롯 버스 라인(time slot bus line)이 연결되어야 함으로 시스템의 백보드(back board)구성이 복잡해져 시스템의 사이즈가 커지는 단점이 있었다. 더구나, 많은 논리 게이트의 조합에 의해 타임 슬롯 할당 펄스를 만들기 때문에 펄스 위상차에 의한 데이타 충돌 또는 공백현상이 인접 채널간에 종종 발생해 왔다.
따라서, 본 발명은 상기의 문제점을 해소하기 위하여 안출한 것으로, 본 발명의 목적은 타임 슬롯 버스 라인의 갯수를 종래에 비해 간소화하여 송수신 데이타의 신뢰성을 확고히 할 수 있는 단국 장치에서의 채널정보 입출력을 위한 타임 슬롯 할당기를 제공함에 있다.
상기의 목적들을 달성하기 위한 본 발명의 아스팩트에 따르면, 중앙처리장치의 제어에 응답하여 각각의 채널 버스 라인상에 서로 다른 주기의 타임 슬롯 할당 펄스를 제공하는 발생기와, 상기 각각의 채널 버스 라인으로부터 상기 타임 슬롯 할당 펄스와 통화로 유니트를 실장하는 시스템 백 보오드에 지정되어진 슬롯위치 번호를 나타내는 신호들을 각기 비교하여 채널 송수신 데이타의 입출력을 위한 타이밍 신호로서 사용되는 타임 슬롯 지정 펄스를 하나의 타임 슬롯당 3개씩 출력하는 비교부를 포함함을 특징으로 한다.
여기서, 상기 비교부는 통화로 유니트 내에 위치하며, 상기 타임 슬롯 할당 펄스중 4개의 펄스와 상기 슬롯 위치 번호를 나타내는 4개의 신호를 각기 비교하여 서로 일치할 경우에 제1논리신호들을 각기 출력하는 제1로직부와, 상기 제1로직부의 출력들을 논리곱하여 제1논리곱 신호를 출력하는 제1논리곱부와, 상기 타임 슬롯할당 펄스중 나머지 2개의 펄스와 설정된 하이 및 로우 레벨신호를 이용하여 6개의 배타적 부정논리합 게이트에 의해 출력을 만든 후 차례로 2개씩 논리곱하여 제2,3,4논리곱 신호를 출력하는 제2논리곱부와, 상기 제1논리곱부의 상기 제1논리곱 신호를 공통으로 일측입력하고 상기 제2,3,4,논리곱 신호를 각기 타측 입력하여 부정 논리곱함에 의해 제1,2,3,타임 슬롯 지정 신호를 출력하는 게이트부와, 상기 게이트부의 상기 제1,2,3타임 슬롯 지정 신호를 인가하는 클럭으로 래치하여 3개의 타임 슬롯 지정 펄스를 각기 출력하는 래치부를 가진다.
상기한 본 발명의 회로에 따르면, 타임 슬롯 버스 라인의 갯수를 6개로 줄임에 의해 종래에 비해 버스 라인의 구성을 간소화할 수 있고, 상기한 비교기의 구성에 의해 송수신 데이타의 신뢰성을 확고히 할 수 있게 된다.
이하, 예시된 도면을 참조하여 본 발명을 상세히 설명한다.
제1도는 본 발명에 따르는 단국 장치내의 타임 슬롯 할당 회로의 블럭도이고, 제2도는 제1도중 타임 슬롯 할당 펄스 발생부의 버스상에 나타나는 출력파형도이다. 제1도에서, 2.048K bit/s 전송 속도를 갖는 단국 장치에서 셉트 프레임상의 데이타를 각 통화로 채널로 분배하고, 채널로부터 송신되는 데이타를 프레임의 해당 위치에 싣기 위한 타임 슬롯 할당 회로는 중앙처리장치(100, CPU), 타임 슬롯 할당 펄스 발생기(200), 비교부(300)를 포함하는 구성된다.
상기 타임 슬롯 할당 펄스 발생기(200)는 상기 중앙처리장치(100)의 제어에 응답하여 각각의 채널 버스라인상 TSQ1-TSQ6에 서로 다른 주기의 타임 슬롯 할당 펄스를 제공한다. 여기서, 상기 타임 슬롯 할당 펄스는 제2도에 도시된 바와 같다.
제2도를 참조하면, 파형 2A는 상기 제1도의 버스 라인 TSQ1에 제공되는 신호이며, 각기 2B는 TSQ2, 2C는 TSQ3, 2D는 TSQ4, 2E는 TSQ5, 2F는 TSQ6를 나타낸다.
다시 제1도를 참조하면, 통화로 유니트 내의 비교부(300)는 상기 각각의 채널 버스 라인 TSQ1-TSQ6으로부터 상기 타임 슬롯 할당 펄스와 통화로 유니트를 실장하는 시스템 백 보오드에 지정되어진 슬롯 위치 번호를 나타내는 신호들 MSQ1-MSQ4를 각기 비교하여 송수신 데이타의 입출력을 위한 타이밍 신호로서 사용되는 타임 슬롯 시정 펄스 TCC1-TCC3(ITCC1-ITCC3 : 반전신호)를 하나의 타임 슬롯당 3개씩 출력한다. 따라서, 전 채널에 연결되는 상기 버스라인은 6개이지만, 통화로 채널은 하나의 시스템에서 총 10개의 슬롯이 있고, 하나당 3채널이 존재하므로 모두 30개가 된다.
상기 30개의 각 채널에서 고유의 위치 번호와 타임 슬롯 할당 펄스를 비교하여 일치하는 위치가 바로 그 채널의 지정 타임 슬롯이며, 바로 이 위치에서 채널의 입, 출력 데이타가 교환된다.
즉, 본 발명에서는 상기 비교부(300)의 고유한 구성에 의해 최소의 버스 라인으로서도 30개 채널의 타임 슬롯 할당이 가능하며, 각 슬롯들은 시간의 지연없이 지정되어 구성의 효율성 및 데이타의 신뢰성을 보장할 수 있게 되는 것이다.
상기 총 10개의 타임 슬롯 SLOT1-10은 통화로 유니트를 실장하는 시스템 백 보오드에 지정되어진 슬롯위치 번호를 나타내는 신호들 MSQ1-MSQ4에 의해 나타나는데, 이는 제3도의 테이블에 의해 도시된다. 제3도를 참조하면, 예를 들어, 상기 MSQ1-3 신호가 모두 0이고 MSQ4 신호가 1로서 인가되면, 첫번째 슬롯 SLOT1의 위치를 결정하는 것을 의미한다.
제4도는 상기 제2도의 타임 슬롯 할당 펄스 TSQ1-TSQ6와 상기 30개 채널의 타임 슬롯 지정과의 관계를 보여준다. 즉, 상기 제4도는 유니트 슬롯과 채널 슬롯 지정간의 관계를 나타낸 것으로서, 하나의 타임 슬롯 40 내에 3개의 채널 슬롯 42,43,44이 존재한다. 즉, 제5도와 같은 비교부(300)의 구성에 의해 하나의 유니트 슬롯에 3개의 채널 슬롯이 지정되어, 각 채널이 송수신 데이타를 입출력할 수 있는 것이다.
제5도를 참조하면, 상기 비교부(300)는 상기 타임 슬롯 할당 펄스 TSQ1-TSQ6중 4개의 펄스 TSQ1-TSQ4와 상기 슬롯 위치 번호를 나타내는 4개의 신호 MSQ1-MSQ4를 각기 비교하여 서로 일치할 경우에 제1논리 신호들을 각기 출력하는 익스크루시브 노아 게이트들(301,302,303,304)로 구성된 제1로직부와, 상기 제1로직부의 출력들을 논리곱하여 제1논리곱 신호를 출력하는 제1논리곱부(312,313,314)와, 상기 타임 슬롯 할당 펄스중 나머지 2개의 펄스 TSQ5,6와 설정된 하이 및 로우 레벨신호를 이용하여 6개의 배타적 부정 논리합 게이트(305-310)에 의해 출력을 만든 후 차례로 2개씩 논리곱(315-317)하여 제2,3,4논리곱 신호를 출력하는 제2논리곱부와, 상기 제1논리곱부의 상기 제1논리곱 신호를 공통으로 일측입력하고 상기 제2,3,4논리곱 신호를 각기 타측 입력하여 부정 논리곱함에 의해 제1,2,3타임 슬롯 지정 신호를 출력하는 게이트부(319,320,321)와, 상기 게이트부의 상기 제1,2,3타임 슬롯 지정 신호를 인가하는 클럭으로 래치하여 3개의 쌍 타임 슬롯 지정 펄스(TCC1-TCC3, ITCC1-ITCC3)를 각기 출력하는 래치부(330,331,332)를 가진다. 여기서, 상기 X-NOR 게이트들은 두 입력을 비교하여 같으면 "1", 다르면 "0"을 출력한다. 따라서, 상기 제1논리곱부 내의 앤드 게이트 314의 출력이 로우이면 입력 MSQ1-4와 TSQ1-4의 값이 각기 서로 동일하다. 상기 TSQ5,6은 통화로 유니트 슬롯 내의 채널 슬롯을 지정하는 펄스로서, 유니트 내부의 접지 및 하이레벨 전압과 비교되고, 동일한 경우에 상기 앤드 게이트 315,316,3173의 출력은 "1"로서 각각 나타난다.
따라서, 상기 낸드 게이트 319,320,321는 각 채널에서 버스 라인상의 타임 슬롯 할당 펄스와 해당 채널의 위치 인식자 즉, 위치번호를 나타내는 펄스가 서로 일치하는 순간에 제1,2,3타임 슬롯 지정 신호를 출력한다. 상기 지정 신호를 각기 입력하여 인가되는 클럭신호(C2CLK)에 동기하여 래치하는 3개의 디 플립플롭 330,331,332은 3쌍의 상기 타임 슬롯 지정 펄스를 출력한다. 이 펄스는 시간축상에서 서로 다른 위치를 가지며, 채널 순서에 따라 일련의 펄스 형태를 갖는다. 즉, 이 펄스를 사용하여 각각의 채널에 제공되는 음성 및 신호정보의 송,수신을 상기 시스템은 수행한다.
제6도는 상기 제5도의 비교부(300)에서 제공되는 상기 펄스를 보여준다. 즉, 제6도를 참조하면, 6A는 첫번째 슬롯 SLOT1 내의 제1지정펄스 TCC1를 보여주며, 6B는 SLOT1 내의 제2지정펄스 TCC2를 보여주며, 6C는 제3지정펄스 TCC3를 보여준다. 6D,E,F는 각기 두번째 타임 슬롯 SLOT2 내의 제1,2,3지정 펄스 TCC1,2,3를 나타낸다. 6G,H,I는 각기 10번째 타임 슬롯 SLOT10내의 제1,2,3지정 펄스 TCC1,2,3를 나타낸다. 따라서, 총 10개의 유니트 타임 슬롯에는 각기 3개씩의 펄스가 존재하여 채널 타임 슬롯은 모두 30개가 됨을 알 수 있다.
따라서, 상기 발생된 지정 펄스를 이용하여 상기 시스템의 중앙처리장치는 데이타 버스상에 제공되는 채널 데이타를 처리하는 것이다.
또한, 본 발명은 상기의 실시예에 한정하지 않고 본원의 기술적 요지를 벗어나지 않는 범위 내에서 변형 실시할 수 있다.
이상에서 상술한 바와 같은 본 발명에 따르면, 최소화된 병렬 버스 라인을 전 채널에 동일하게 사용할 수 있으므로 시스템 백 보오드의 구성이 간단해지며, 장비의 유지 및 보수에 있어 사용자의 사용 편리성을 가져다주는 효과가 있다. 또한, 발생되는 펄스간의 타이밍이 병렬 처리에 의해 제공되어지므로 펄스의 지연 및 간섭이 없어져 송수신 데이타의 신뢰성을 확고히 할 수 있는 장점 및, 셉트 단국장치에 적합하여 구성이 간단한 회로를 구현할 수 있는 이점이 있다.
Claims (2)
- 중앙처리장치를 구비한 단국 장치에서의 타임 슬롯 할당 회로에 있어서; 상기 중앙처리장치의 제어에 응답하여 각각의 채널 버스 라인상에 서로 다른 주기의 타임 슬롯 할당 펄스를 제공하는 발생기와; 상기 각각의 채널 버스 라인으로부터 상기 타임 슬롯 할당 펄스와 통화로 유니트를 실장하는 시스템 백 보오드에 지정되어진 슬롯 위치 번호를 나타내는 신호들을 각기 비교하여, 채널 송수신 데이타의 입출력을 위한 타이밍 신호로서 사용되는 타임 슬롯 지정펄스를 하나의 타임 슬롯당 3개씩 출력하는 비교부를 포함함을 특징으로 하는 단국 장치에서의 채널 정보 입출력을 위한 타임 슬롯 할당기.
- 제1항에 있어서, 상기 비교부는 상기 타임 슬롯 할당 펄스중 4개의 펄스와 상기 슬롯 위치 번호를 나타내는 4개의 신호를 각기 비교하여 서로 일치할 경우에 제1논리신호들을 각기 출력하는 제1로직부와, 상기 제1로직부의 출력들을 논리곱하여 제1논리곱 신호를 출력하는 제1논리곱부와, 상기 타임 슬롯 할당펄스중 나머지 2개의 펄스와 설정된 하이 및 로우 레벨신호를 이용하여 6개의 배타적 부정 논리합 게이트에 의해 출력을 만든 후 차례로 2개씩 논리곱하여 제2,3,4논리곱신호를 출력하는 제2논리곱부와, 상기 제1논리곱부의 상기 제1논리곱 신호를 공통으로 일측입력하고 상기 제2,3,4논리곱 신호를 각기 타측입력하여 부정 논리곱함에 의해 제1,2,3타임 슬롯 지정 신호를 출력하는 게이트부와, 상기 게이트부의 상기 제1,2,3타임 슬롯 지정 신호를 인가되는 클럭으로 래치하여 3개의 타임 슬롯 지정 펄스를 각기 출력하는 래치부를 포함함을 특징으로 하는 단국 장치에서의 채널 정보 입출력을 위한 타임 슬롯 할당기.
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Family Applications (1)
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Country Status (1)
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|---|---|
| KR960020137A (ko) | 1996-06-17 |
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