KR970011767B1 - Method for manufacturing mos transistor - Google Patents
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Abstract
Description
제1도는 종래의 LDD 모스 트랜지스터의 단면도.1 is a cross-sectional view of a conventional LDD MOS transistor.
제2도(A)-(F)는 종래의 역T자형 LDD 모스 트랜지스터의 제조공정도.2A to 2F are manufacturing process diagrams of a conventional inverted T-shaped LDD MOS transistor.
제3도(A)-(C)는 종래의 DI-LDD(Double-Implanted LDD) 모스 트랜지스터의 제조공정도.3A to 3C are manufacturing process diagrams of a conventional double-implanted LDD MOS transistor.
제4도(A)-(L)는 본 발명의 제1실시예에 따른 LDD 모스 트랜지스터의 제조공정도.4A to 4L are manufacturing process diagrams of an LDD MOS transistor according to a first embodiment of the present invention.
제5도(A)-(L)는 본 발명의 제2실시예에 다른 LDD 모스 트랜지스터의 제조공정도.5A to 5L are manufacturing process drawings of the LDD MOS transistor according to the second embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
51, 71 : p형 실리콘기판52, 58, 59, 72, 79, 80 : 산화막51, 71: p-type silicon substrate 52, 58, 59, 72, 79, 80: oxide film
53, 73 : 질화막56, 76 : 측벽스페이서53, 73: nitride film 56, 76: sidewall spacer
57, 74 : 개구부55, 75 : 폴리실리콘막57, 74: opening 55, 75: polysilicon film
57, 78 : 필드산화막60, 81 : n-형 소오스/드레인영역57, 78: field oxide film 60, 81: n - type source / drain region
61, 77 : p형 분순물영역62, 82 : 게이트 산화막61, 77: p-type impurity region 62, 82: gate oxide film
63, 83 : 게이트64, 84 : 캡산화막63, 83: gate 64, 84: cap oxide film
65, 85 : n+형 소오스/드레인영역.65, 85: n + type source / drain region.
본 발명은 미세소자에 적용 가능한 모스 트랜지스터 및 그의 제조방법에 관한 것으로서, 특히 펀치스푸 및 핫캐리어 특성을 향상시키는데 적당한 반도체 소자 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS transistor applicable to a micro device and a method for manufacturing the same, and more particularly, to a semiconductor device suitable for improving punch spun and hot carrier characteristics, and a method for manufacturing the same.
반도체 소자의 제조기술이 발전함에 따라 소자의 크기를 축소시켜 집적도를 향상시킬 수 있었다.As the manufacturing technology of semiconductor devices has been developed, the size of devices may be reduced to improve integration.
집적도가 향상됨에 따라 모스 트랜지스터는 그의 게이트 길이가 수미크론에서부터 서브미크론 이하로 짧아졌다.As the integration increases, the MOS transistor has shortened its gate length from several microns to sub-microns.
게이트 길이가 짧아지면 채널길이도 역시 짧아져서 핫캐리어효과가 발생한다.Shorter gate lengths also shorter channel lengths, resulting in hot carrier effects.
즉, 채널길이가 짧아지면 게이트에 유기된 전계가 드레인영역의 에지부분에 집중되어 핫캐리어가 발생된다. 발생된 핫캐리어는 게이트 산화막으로 트랩되어 소자의 신뢰성 저하를 초래하므로 핫캐리어 효과는 심각한 문제로 대두되었다.That is, when the channel length is shortened, the electric field induced in the gate is concentrated at the edge portion of the drain region to generate a hot carrier. Since the generated hot carriers are trapped by the gate oxide film and cause the reliability of the device to be degraded, the hot carrier effect is a serious problem.
핫캐리어의 발생에 따라 야기되는 문제를 해결하기 위하여 저농도의 소오스/드레인영역과 고농도의 소오스/드레인영역을 갖는 LDD(Lightly Doped Drain) 모스 트랜지스터가 제시되었다.In order to solve the problem caused by the generation of hot carrier, a lightly doped drain (LDD) MOS transistor having a low concentration source / drain region and a high concentration source / drain region has been proposed.
제1도는 종래의 LDD 모스 트랜지스터의 단면도이다. 제1도를 참조하면, 게이트절연막(12)이 p형 실리콘기판(11)의 채널영역(16)상에 형성되고, 폴리실리콘막으로 된 게이트(13)가 게이트절연막(12)상에 형성되었다.1 is a cross-sectional view of a conventional LDD MOS transistor. Referring to FIG. 1, a gate insulating film 12 is formed on the channel region 16 of the p-type silicon substrate 11, and a gate 13 made of a polysilicon film is formed on the gate insulating film 12. .
게이트(13)의 양측에 절연막으로된 측벽스페이서(14)가 형성되고, 기판(11)내에 측벽스페이서(14)와 오버랩된 저농도의 n형 소오스/드레인영역(16, 17)과, 이 저농도의 n형 소오스/드레인영역(16, 17)에 인접한 고농도의 n형 소오스/드레인영역(18, 19)이 형성되었다.Sidewall spacers 14 made of an insulating film are formed on both sides of the gate 13, and low concentration n-type source / drain regions 16 and 17 overlapping the sidewall spacers 14 in the substrate 11. High concentrations of n-type source / drain regions 18 and 19 adjacent to the n-type source / drain regions 16 and 17 were formed.
이 LDD 모스 트랜지스터는 저농도의 n형 소오스/드레인영역(16, 17)의 형성으로 고전계에 의한 핫캐리어의 발생을 억제시킬 수는 있으나, 저농도의 소오스/드레인영역(16, 17)의 기생 저항으로 인하여 모스 트랜지스터의 온저항이 감소된다.The LDD MOS transistor can suppress the generation of hot carriers due to the high electric field by forming the low concentration n-type source / drain regions 16 and 17, but the parasitic resistance of the low concentration source / drain regions 16 and 17 can be suppressed. As a result, the on resistance of the MOS transistor is reduced.
그리고, 저농도의 드레인영역(17)이 표면에서 발생한 핫캐리어는 열적 평형상태(t-hermal equilibrium state)에서 보다 큰 에너지를 갖으므로, 이 핫캐리어가 게이트(13)의 양측에 형성된 측벽스페이서(14)로 트랩된다. 그러므로 모스 트랜지스터의 드레인 특성이 저하된다.In addition, since the hot carrier having the low concentration drain region 17 on the surface has a larger energy than in the t-hermal equilibrium state, the sidewall spacers 14 having the hot carriers formed on both sides of the gate 13 are formed. Trapped). Therefore, the drain characteristic of a MOS transistor falls.
이러한 LDD 모스 트랜지스터의 문제점을 해결하기 위하여 역T자형 LDD(Inverse-T LDD)가 제안되었다.Inverse-T LDD (Inverse-T LDD) has been proposed to solve the problems of the LDD MOS transistor.
제2도(A)-(F)는 종래의 역T자형 LDD 모스 트랜지스터의 제조 공정도이다.2A to 2F are manufacturing process diagrams of a conventional inverted T-shaped LDD MOS transistor.
제2도(A)를 참조하면, p형 실리콘기판(21)상에 통상의 필드산화 공정을 수행하여 액티브영역(23)을 분리하기 위한 필드산화막(22)을 형성한다.Referring to FIG. 2A, a field oxide film 22 for separating the active region 23 is formed on the p-type silicon substrate 21 by performing a normal field oxidation process.
기판(21)으로 저농도의 소오스/드레인영역을 위한 저농도의 n형 불순물을 이온 주입하여 n형 확산영역(24)을 형성한다.The n-type diffusion region 24 is formed by ion implanting a low-concentration n-type impurity for a low concentration source / drain region into the substrate 21.
제2도(B)를 참조하면 기판(21)의 액티브영역(23)상에 게이트산화막(25)을 성장시키고, 그 위에 불순물이 도우핑된 제1폴리실리콘막(26)을 증착한다.Referring to FIG. 2B, the gate oxide layer 25 is grown on the active region 23 of the substrate 21, and the first polysilicon layer 26 doped with impurities is deposited thereon.
불순물을 폴리실리콘막(26)에 도우핑시키는 방법은 폴리실리콘막(26)을 증착시키는 동안에 불순물을 도우핑시키기도 하고 또는 폴리실리콘막(26)을 증착시킨 후 불순물을 도우핑시키기도 한다. 제1폴리실리콘막(26)위에 PSG(Phospho Silicate Glass)막(27)을 화학 증착법으로 증착하고 식각하여 개구부(28)를 형성한다.The method of doping the impurity into the polysilicon film 26 may be doped with the impurity during the deposition of the polysilicon film 26, or the impurity may be doped after the polysilicon film 26 is deposited. A PSG (Phospho Silicate Glass) film 27 is deposited on the first polysilicon film 26 by chemical vapor deposition and etched to form an opening 28.
제2도(C)를 참조하면, PSG막과 같은 절연막을 증착하고 에치백하여 개구부(28)내의 PSG막(27)의 측벽에 측벽에 스페이서(29)를 형성한다.Referring to FIG. 2C, an insulating film such as a PSG film is deposited and etched back to form spacers 29 on sidewalls of sidewalls of the PSG film 27 in the openings 28.
PSG막(27)과 스페이서(29)를 마스크로 하여 p형 분순물을 개구부(28)를 통해 기판(21)으로 이온 주입하여 p형 채널영역(30)을 형성한다. 그러므로, 채널영역(30)의 형성에 따라 채널영역(30)의 양측에 인접한 n형 확산영역(24)은 각각 저농도의 소오스/드레인영역이 된다.The p-type impurities are ion implanted into the substrate 21 through the openings 28 using the PSG film 27 and the spacer 29 as a mask to form the p-type channel region 30. Therefore, as the channel region 30 is formed, the n-type diffusion regions 24 adjacent to both sides of the channel region 30 become low concentration source / drain regions, respectively.
제2도(D)를 참조하면, 개구부(28)내에 제2폴리실리콘막(31)을 형성하여 채워준다. 이 폴리실리콘막(31)위에 열산화공정을 수행하여 산화막(32)을 형성한다.Referring to FIG. 2D, a second polysilicon film 31 is formed and filled in the opening 28. An oxide film 32 is formed by performing a thermal oxidation process on the polysilicon film 31.
제2도(E)를 참조하면, PSG막(27)과 스페이서(29)를 모두 제거하고, 통상의 방법으로 산화막과 같은 절연막으로 된 스페이서(33)를 제2폴리실리콘막(31)의 측벽에 형성한다. 따라서, 제1폴리실리콘막(26)의 일부가 노출된다.Referring to FIG. 2E, both the PSG film 27 and the spacer 29 are removed, and the spacer 33 made of an insulating film, such as an oxide film, is removed from the sidewalls of the second polysilicon film 31 by a conventional method. To form. Thus, part of the first polysilicon film 26 is exposed.
제2도(F)를 참조하면, 절연막(32)과 스페이서(33)를 마스크로 노출된 제1폴리실리콘막(26)을 제거한다. 그러므로, 제1폴리실리콘막(26)으로 된 상단(top)과 제2폴리실리콘막(31)으로된 다리(leg)를 갖는 역T자형 게이트(34)가 형성된다.Referring to FIG. 2F, the first polysilicon layer 26 exposing the insulating layer 32 and the spacer 33 as a mask is removed. Therefore, an inverted T-shaped gate 34 having a top made of the first polysilicon film 26 and a leg made of the second polysilicon film 31 is formed.
이어서, 게이트(34)와 스페이서(33)를 마스크로 고농도의 n-형 소오스/드레인영역(24) 및 n+형 소오스/드레인영역(35)을 갖는 LDD 모스 트랜지스터가 얻어진다.Subsequently, an LDD MOS transistor having a high concentration of n − type source / drain region 24 and n + type source / drain region 35 using the gate 34 and the spacer 33 as a mask is obtained.
그러나, 상기한 역T자형 LDD 모스 트랜지스터의 제조방법은 저농도의 소오스/드레인영역을 형성하기 위하여 이온주입을 전액티브영역으로 실시하기 때문에 채널영역의 농도를 제어하기 어렵다.However, the method of manufacturing the inverted T-shaped LDD MOS transistor described above is difficult to control the concentration of the channel region because ion implantation is performed as the all active region to form a low concentration source / drain region.
그리고, 게이트 아래에 펀치스루 방지용 p형 채널영역이 형성되어 있으므로 역게이트 바이어스(back gate bias)에 의한 한계전압이 증가하게 되는 문제점이 있었다.In addition, since a p-type channel region for punchthrough prevention is formed under the gate, there is a problem in that a limit voltage due to a back gate bias increases.
또한, 게이트 산화막의 두께가 일정하므로 게이트에 의한 드레인 누설(Gate-Induced Drain Leakage)가 펀치스루 특성을 향상시켜 주기 위한 또 다른 개선된 LDD 모스 트랜지스터로서, 게이트 하부에 채널영역은 형성되지 않고, 저농도의 소오스/드레인영역을 p형 펀치스루 스톱영역이 감싸주는 구조로된 DI-LDD(Double-Inplanted LDD) 모스 트랜지스터가 제안되었다.In addition, since the gate oxide film has a constant thickness, another improved LDD MOS transistor for improving gate-through drain leakage due to the gate-induced drain leakage, has no channel region formed under the gate, and has a low concentration. A DI-LDD (Double-Inplanted LDD) MOS transistor having a structure in which a p-type punch-through stop region surrounds a source / drain region of is proposed.
제3도(A)-(C)는 종래의 DI-LDD 모스 트랜지스터의 제조공정도이다. 제3도(A)를 참조하면, p형 실리콘기판(41)위에 통상의 필드산화공정을 수행하여 액티브영역(43)간의 분리시켜 주기 위한 필드산화막(42)을 형성하고, 기판(41)의 액티브영역(43)상에 게이트절연막(44)을 형성한다.3A to 3C are manufacturing process diagrams of a conventional DI-LDD MOS transistor. Referring to FIG. 3A, a field oxide film 42 is formed on the p-type silicon substrate 41 to separate the active regions 43 by performing a normal field oxidation process. A gate insulating film 44 is formed on the active region 43.
이어서, 기판 전면에 폴리실리콘막을 증착하고 패터닝하여 게이트(45)를 형성한다.Subsequently, a polysilicon film is deposited and patterned on the entire surface of the substrate to form the gate 45.
이 게이트(45)를 마스크로 인(P)과 같은 저농도의 n형 불순물과 보론(B)과 같은 p형 불순물을 기판(41)으로 이온 주입하고 열처리하여 저농도 소오스/드레인영역(46, 47) 및 펀치스루 스톱용 p형 불순물영역(48)을 형성한다.By using the gate 45 as a mask, a low concentration n-type impurity such as phosphorus (P) and a p-type impurity such as boron (B) are ion-implanted into the substrate 41 and subjected to heat treatment to form low concentration source / drain regions 46 and 47. And a p-type impurity region 48 for punch-through stop.
이때, p형 불순물영역(48)은 저농도의 소오스/드레인영역(46, 47)을 감싸는 포켓(pocket)구조로 형성한다.At this time, the p-type impurity region 48 is formed in a pocket structure surrounding the low concentration source / drain regions 46 and 47.
제3도(B)를 참조하면, 이 CVD 산화막(49)을 증착시킨다. 제3도(C)를 참조하면, 이 CVD 산화막(49)을 이등방성 식각하여 게이트(45)의 측벽에 스페이서(50)을 형성한다. 이 스페이서(50)와 게이트(45)를 마스크로하여 인(P)과 같은 고농도의 n+형 불순물을 이온 주입하고 열처리하여 고농도의 소오스/드레인영역(51)(52)을 형성한다.Referring to FIG. 3B, this CVD oxide film 49 is deposited. Referring to FIG. 3C, the CVD oxide film 49 is anisotropically etched to form spacers 50 on sidewalls of the gate 45. Using the spacer 50 and the gate 45 as a mask, a high concentration of n + -type impurities such as phosphorus (P) is ion-implanted and heat treated to form high concentration source / drain regions 51 and 52.
p형 불순물영역(48)은 채널영역의 근처에서 n-형 소오스/드레인영역(46, 47)을 감싸도록 위치하게 된다. 따라서, 제3도의 DI-LDD 모스 트랜지스터는 n-형 소오스/드레인영역(46, 47)을 감싸 p형 불순물영역(48)으로 인하여 단채널효과와 핫캐리어 발생을 감소시켜 줄수 있다.The p-type impurity region 48 is positioned to surround the n − type source / drain regions 46 and 47 in the vicinity of the channel region. Accordingly, the DI-LDD MOS transistor of FIG. 3 can reduce the short channel effect and hot carrier generation due to the p-type impurity region 48 surrounding the n − type source / drain regions 46 and 47.
그러나, 게이트(45)가 n-형 소오스/드레인영역(46, 47)과 완전히 오버랩 되지 않으므로 상기에서 설명한 바와 같이 핫캐리어의 발생을 완전히 억제시켜 줄수 없다.However, since the gate 45 does not completely overlap with the n − type source / drain regions 46 and 47, it is impossible to completely suppress the generation of the hot carrier as described above.
그리고, 펀치스루 스톱용 p형 불순물영역(48)을 열처리공정에 의해 확산시켜 형성하므로 p형 불순물영역(48)을 깊게 한정(define)하는데는 한계가 있다.Further, since the p-type impurity region 48 for punch-through stops is formed by being diffused by a heat treatment process, there is a limit to deeply defining the p-type impurity region 48.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로서, 펀치스루 특성을 향상시키고, 핫캐리어 효과를 감소시킨 개선된 반도체소자 및 그의 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the conventional problems as described above, and an object thereof is to provide an improved semiconductor device and a method of manufacturing the same, which improves punch-through characteristics and reduces hot carrier effects.
상기 목적을 달성하기 위하여 본 발명의 반도체소자는 반구형의 리세스표면에 채널영역을 가지는 제1도전형의 반도체기판, 상기 채널영역과 인접한 양측의 상기 반도체기판의 표면에 형성된 제2도전형의 저농도 불순물영역과, 상기 제2도전형의 저농도 불순물영역과 인접한 상기 불순물영역의 표면에 형성된 제2도전형의 고농도 불순물영역과, 상기 반도체기판과 상기 저농도 불순물영역상에 형성된 산화막과, 상기 리세스된 반도체기판과 상기 저농도 불순물영역상에 형성된 게이트산화막과, 저면이 볼록한 영역과 평평한 영역을 가지며 상기 게이트산화막상에 형성된 게이트전극을 포함하는 모스 트랜지스터를 제공한다.In order to achieve the above object, the semiconductor device of the present invention is a first conductive semiconductor substrate having a channel region on a hemispherical recess surface, and a low concentration of the second conductive type formed on the surface of the semiconductor substrate on both sides adjacent to the channel region. An impurity region, a high concentration impurity region of a second conductivity type formed on a surface of the impurity region adjacent to the low concentration impurity region of the second conductivity type, an oxide film formed on the semiconductor substrate and the low concentration impurity region, and the recessed portion A MOS transistor includes a semiconductor substrate, a gate oxide film formed on the low concentration impurity region, and a gate electrode formed on the gate oxide film having a convex region and a flat bottom surface.
또한, 본 발명의 반도체소자 제조방법은 제1도전형의 반도체기판에 반구형의 리스세영역을 형성하는 공정과, 상기 반도체기판의 리세스영역에 인접한 양측으로 제2도전형의 저농도 분순물영역을 형성하는 공정과, 상기 제2도전형의 저농도 불순물영역과 인접한 상기 반도체기판의 표면에 제2도전형의 고농도 불순물영역을 형성하는 공정과, 상기 리세스된 반도체기판과 상기 저농도 불순물영역상에 게이트산화막을 형성하는 공정과, 상기 게이트산화막상에 게이트전극을 형성하는 공정을 포함하여 이루어진다.In addition, the semiconductor device manufacturing method of the present invention comprises the steps of forming a semi-spherical lease region on the semiconductor substrate of the first conductivity type, and the low concentration impurities in the second conductivity type to both sides adjacent to the recess region of the semiconductor substrate. Forming a high concentration impurity region of a second conductivity type on a surface of the semiconductor substrate adjacent to the low concentration impurity region of the second conductivity type, a gate on the recessed semiconductor substrate and the low concentration impurity region And forming a gate electrode on the gate oxide film.
이하, 본 발명의 실시예를 첨부도면에 의거하여 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제4도(A)-(L)는 본 발명의 제1실시예에 따른 LDD 모스 트랜지스터의 제조공정도이다. 제4도(A)를 참조하면, 제1도전형 반도체기판(51)상에 산화막(52)을 형성하고, 산화막(52)상에 질화막(53)을 형성한다. 사진 식각공정을 수행하여 질화막(53)과 산화막(52)을 식각하고, 이로써 게이트가 형성될 부분에 개구부(54)를 형성한다.4A to 4L are manufacturing process diagrams of an LDD MOS transistor according to a first embodiment of the present invention. Referring to FIG. 4A, an oxide film 52 is formed on the first conductive semiconductor substrate 51, and a nitride film 53 is formed on the oxide film 52. The photolithography process is performed to etch the nitride film 53 and the oxide film 52, thereby forming the opening 54 in the portion where the gate is to be formed.
여기서, 상기 산화막(52)은 후공정에서 형성될 게이트산화막보다 더 두껍게 형성한다.Here, the oxide film 52 is formed thicker than the gate oxide film to be formed in a later step.
제4도(B)를 참조하면, 기판 전면에 걸쳐 필드산화 공정시 스트레스 완충용(stress buffered) 폴리실리콘막(55)을 얇게 증착시킨다.Referring to FIG. 4B, a stress buffered polysilicon film 55 is thinly deposited on the entire surface of the substrate during the field oxidation process.
제4도(C)를 참조하면, 질화막을 폴리실리콘막(55)상에 두껍게 증착하고, 이방성 에칭하여 개구부(54)내에 측벽스페이서(56)를 형성한다. 이로써, 질화막(53)상의 폴리실리콘막(55-2)과 개구부(54)내의 폴리실리콘막(55-1)이 노출되게 한다.Referring to FIG. 4C, a nitride film is thickly deposited on the polysilicon film 55 and anisotropically etched to form sidewall spacers 56 in the openings 54. As a result, the polysilicon film 55-2 on the nitride film 53 and the polysilicon film 55-1 in the opening portion 54 are exposed.
제4도(D)를 참조하면, 열산화공정을 수행하여 개구부(54)내에 노출된 폴리실리콘막(55-1)을 산화시켜 두꺼운 필드산화막(57)을 성장시켜 준다.Referring to FIG. 4D, a thermal oxidation process is performed to oxidize the polysilicon film 55-1 exposed in the opening 54 to grow a thick field oxide film 57.
또한, 질화막(53)상의 노출된 폴리실리콘막(55-2)도 산화되어 산화막(58)이 된다. 이때, 질화막으로된 측벽스페이서(56)는 산화 마스크로서 작용한다.In addition, the exposed polysilicon film 55-2 on the nitride film 53 is also oxidized to become an oxide film 58. At this time, the sidewall spacers 56 made of nitride film act as an oxide mask.
이 필드산화막(57)은 후속의 이온 주입 공정시 블록킹(blocking)수단으로 작용한다. 그러므로, 측벽스페이서(56)의 측벽과 하부에 형성된 폴리실리콘(55-3)은 측벽스페이서(56)에 의해 산화되지 않는다.This field oxide film 57 serves as a blocking means in a subsequent ion implantation process. Therefore, the polysilicon 55-3 formed on the sidewalls and the bottom of the sidewall spacers 56 is not oxidized by the sidewall spacers 56.
제4도(E)를 참조하면, 산화마스크용 측벽스페이서(56)를 제거한다. 따라서, 측벽스페이서(56)의 측벽과 하부에 형성되었던 폴리실리콘막(55-3)이 노출되게 된다.Referring to FIG. 4E, the sidewall spacers 56 for the oxide mask are removed. Therefore, the polysilicon film 55-3 formed on the sidewalls and the lower portion of the sidewall spacers 56 is exposed.
제4도(F)를 참조하면, 노출된 폴리실리콘막(55-3)을 후속공정에서 용이하게 제거될 수 있도록 산화시켜 산화막(59)을 형성한다.Referring to FIG. 4F, the exposed polysilicon film 55-3 is oxidized to be easily removed in a subsequent process to form an oxide film 59.
제4도(G)를 참조하면 두꺼운 필드산화막(57)을 마스크로 제2도전형 및 제1도전형 불순물을 이온 주입하여 제2도전형의 저농도 소오스/드레인영역(60)을 형성함과 동시에 펀치스루 스톱용 제1도전용 불순물영역(61)을 형성하면, 제2도전형의 소오스/드레인 불순물영역(60)이 제1도전형의 불순물영역(61)을 포켓팅(pocketing)한 구조가 된다. 즉, 제2도전형의 저농도 소오스/드레인 불순물영역(60)이 반도체기판에 형성된 제1도전형의 불순물영역을 감싸도록 형성된다.Referring to FIG. 4 (G), the second conductive type and the first conductive type impurities are ion-implanted using the thick field oxide film 57 as a mask to form the low concentration source / drain region 60 of the second conductive type. When the first conductive impurity region 61 for punch-through stop is formed, the source / drain impurity region 60 of the second conductive type pockets the impurity region 61 of the first conductive type. do. That is, the low concentration source / drain impurity region 60 of the second conductivity type is formed to surround the impurity region of the first conductivity type formed on the semiconductor substrate.
저농도의 소오스/드레인 불순물영역(60)의 형성에 의하여 기판(51)에 채널영역(50)이 정의된다. 또한 저농도의 소오스/드레인영역(60)은 필드산화막(57)을 마스크로 이온주입되어 형성되므로 경사형 접합(graded junction)을 이룬다.The channel region 50 is defined in the substrate 51 by the formation of the low concentration source / drain impurity region 60. In addition, the low concentration source / drain region 60 is formed by ion implantation using the field oxide film 57 as a mask to form a graded junction.
제4도(H)를 참조하면, 산화막(57-59)을 모두 제거한다. 필드산화막(57)의 제거로 인하여 기판(51)은 개구부(54)내의 노출된 표면이 리세스한 구조를 갖게된다.Referring to FIG. 4H, all of the oxide films 57-59 are removed. Due to the removal of the field oxide film 57, the substrate 51 has a structure in which the exposed surface in the opening 54 is recessed.
여기서 상기 리세스된 폭은 그 양측의 제2도전형의 저농도 불순물영역(60)의 폭에 비해 서로 동일하거나, 또는 리세스된 폭이 제2도전형의 저농도 불순물영역(6)의 폭에 비해 더 크거나 또는 작아도 무관하다.Here, the recessed width is the same as the width of the low concentration impurity region 60 of the second conductive type on both sides, or the recessed width is the width of the low concentration impurity region 6 of the second conductive type. It may be larger or smaller.
제4도(I)를 참조하면 노출된 기판(51)상에 박막의 게이트산화막(62)을 형성한다. 그리고, 산화막(52)보다 두껍게 폴리실리콘막(63)을 증착하고 에치백하여 개구부(54)내에 게이트용 폴리실리콘막(63)을 일부 채워준다. 그러므로 폴리실리콘막(63)으로된 게이트는 실리콘기판(51)의 리세스한 표면에 형성되므로 그의 저면은 볼록한 구조를 갖는다.Referring to FIG. 4I, a gate oxide layer 62 of a thin film is formed on the exposed substrate 51. The polysilicon film 63 is deposited and etched back thicker than the oxide film 52 to partially fill the gate polysilicon film 63 in the opening 54. Therefore, since the gate made of the polysilicon film 63 is formed on the recessed surface of the silicon substrate 51, the bottom thereof has a convex structure.
제4도(J)를 참조하면, 산화막(64)을 두껍게 증착하고 에치백하여 기판의 전표면을 평탄화시킨다. 그러므로, 산화막(64)은 개구부(54)내의 폴리실리콘막(63)상에만 형성되어 개구부(54)는 완전히 채워지게 된다. 이 산화막(64)은 게이트의 캡산화막으로 작용한다.Referring to FIG. 4J, the oxide film 64 is deposited thick and etched back to planarize the entire surface of the substrate. Therefore, the oxide film 64 is formed only on the polysilicon film 63 in the opening 54 so that the opening 54 is completely filled. This oxide film 64 functions as a cap oxide film of the gate.
제4도(K)를 참조하면, 남아있는 질화막(53)을 제거하여 산화막(52)을 노출시킨다.Referring to FIG. 4K, the remaining nitride film 53 is removed to expose the oxide film 52.
제4도(L)를 참조하면, 게이트용 폴리실리콘막(63)과 캡산화막(64)을 마스크로 제2도전형 불순물을 이온 주입하여 고농도의 소오스/드레인영역(65)을 형성한다.Referring to FIG. 4L, a high concentration source / drain region 65 is formed by ion implanting a second conductive impurity with the gate polysilicon film 63 and the cap oxide film 64 as a mask.
이로써, 상면은 평면이고 저면은 볼록한 구조를 갖는 게이트전극을 갖는 LDD 모스 트랜지스터가 완성된다. 그리고 상기 게이트전극의 저면은 최소한 하나의 평면을 가진다.As a result, an LDD MOS transistor having a gate electrode having a planar top surface and a convex bottom structure is completed. The bottom of the gate electrode has at least one plane.
제5도(A)-(L)는 본 발명의 제2실시예에 다른 LDD 모스 트랜지스터의 제조공정도이다.5A to 5L are manufacturing process drawings of the LDD MOS transistor according to the second embodiment of the present invention.
제5(A)를 참조하면, p형 실리콘기판(71)상에 산화막(72)을 성장시키고, 산화막(72)위에 질화막(73)을 두껍게 증착한다.Referring to the fifth (A), the oxide film 72 is grown on the p-type silicon substrate 71, and the nitride film 73 is thickly deposited on the oxide film 72.
사진 식각 공정을 수행하여 게이트가 형성될 부분의 질화막(73)과 산화막(72)을 식각하여 개구부(74)를 형성한다. 이로써, 개구부(74)내의 실리콘기판(71)이 노출된다.A photolithography process is performed to etch the nitride film 73 and the oxide film 72 in the portion where the gate is to be formed to form the opening 74. As a result, the silicon substrate 71 in the opening 74 is exposed.
제5도(B)를 참조하면, 기판 전면에 걸쳐 박막의 폴리실리콘막(75)을 증착한다.Referring to FIG. 5B, a thin polysilicon film 75 is deposited over the entire substrate.
제5도(C)를 참조하면, 폴리실리콘막(75)위에 질화막을 두껍게 증착하고 이방성 에칭하여 측벽스페이서(76)를 형성한다. 그러므로 폴리실리콘막(75)중에 개구부(74)내의 폴리실리콘막(75-1)과 질화막(73)막상의 폴리실리콘막(75-2)은 노출되고, 측벽스페이서(76)의 측벽과 하부의 폴리실리콘막(75-3)은 노출되지 않는다.Referring to FIG. 5C, a thick nitride film is deposited on the polysilicon film 75 and anisotropically etched to form a sidewall spacer 76. Therefore, in the polysilicon film 75, the polysilicon film 75-1 in the opening 74 and the polysilicon film 75-2 on the nitride film 73 are exposed, and the sidewalls and lower portions of the sidewall spacer 76 are exposed. The polysilicon film 75-3 is not exposed.
이 측벽스페이서(76)를 마스크로하여 개구부(74)를 통해 기판(41)으로 p형 불순물을 이온 주입하여 기판(41)의 벌크(bulk)내에 펀치스루 스톱용 p형 불순물영역(77)을 형성한다.P-type impurities are implanted into the substrate 41 through the openings 74 using the sidewall spacers 76 as masks, and the p-type impurity region 77 for punch-through stops is formed in the bulk of the substrate 41. Form.
제5도(D)를 참조하면, 측벽스페이서(76)를 산화 마스크로 하여 열산화공정을 수행하여 개구부(74)내의 폴리실리콘막(75-1)을 산화시켜 두꺼운 필드산화막(78)을 성장시킨다. 이 필드산화막(78)은 후속의 이온 주입공정시 블록킹 수단으로 작용한다.Referring to FIG. 5D, a thermal oxidation process is performed using the sidewall spacer 76 as an oxidation mask to oxidize the polysilicon film 75-1 in the opening 74 to grow a thick field oxide film 78. Let's do it. This field oxide film 78 serves as a blocking means in a subsequent ion implantation process.
이때, 질화막(73)상의 노출된 폴리실리콘막(75-2)도 산화되어 산화막(79)이 형성된다. 그리고, 측벽스페이서(76)의 측벽과 하부의 폴리실리콘막(75-3)은 측벽스페이서(76)로 인해 산화되지 않는다.At this time, the exposed polysilicon film 75-2 on the nitride film 73 is also oxidized to form an oxide film 79. In addition, the sidewalls of the sidewall spacers 76 and the lower polysilicon layer 75-3 are not oxidized due to the sidewall spacers 76.
제5도(E)를 참조하면, 산화마스크용 측벽스페이서(76)를 제거한다. 측벽스페이서(76)의 측면과 하부의 폴리실리콘막(75-3)이 노출된다.Referring to FIG. 5E, the sidewall spacer 76 for an oxide mask is removed. The polysilicon film 75-3 on the side and bottom of the sidewall spacer 76 is exposed.
제5도(F)를 참조하면, 후속 공정에서 용이하게 제거할 수 있도록 노출된 폴리실리콘막(75-3)을 산화시켜 산화막(80)을 형성한다.Referring to FIG. 5F, the exposed polysilicon film 75-3 is oxidized to be easily removed in a subsequent process to form an oxide film 80.
제5(G)를 참조하면, 필드산화막(78)을 마스크로 n형 불순물을 개구부(74)를 통해 기판(71)으로 이온 주입하여 저농도의 n-형 소오스/드레인영역(81)을 형성한다. 저농도의 소오스/드레인영역(81)의 형성에 따라 기판(71)에 채널영역(70)이 정의된다. 또한, 저농도의 소오스/드레인영역(81)은 필드산화막(78)을 마스크로 하여 이온주입되므로 경사형 접합을 형성한다.Referring to the fifth (G), n-type impurities are implanted into the substrate 71 through the opening 74 using the field oxide film 78 as a mask to form a low concentration n − type source / drain region 81. . The channel region 70 is defined in the substrate 71 according to the formation of the low concentration source / drain regions 81. In addition, the low concentration source / drain regions 81 are implanted using the field oxide film 78 as a mask, thereby forming an inclined junction.
제5도(H)를 참조하면, 기판(71)에 노출된 산화막(78-80)을 제거하여 개구부(74)내의 기판(71)을 노출시킨다. 이로써, 노출된 실리콘 기판(71)은 개구부(74)내의 표면이 리세스된 구조를 갖는다.Referring to FIG. 5H, the oxide films 78-80 exposed to the substrate 71 are removed to expose the substrate 71 in the opening 74. Thus, the exposed silicon substrate 71 has a structure in which the surface in the opening 74 is recessed.
제5도(I)를 참조하면, 상기 산화막(72)의 두께보다는 얇게 노출된 실리콘기판(71)상에 산화막(82)을 성정시킨다. 기판 전면에 상기 산화막(72)의 두께보다는 두껍게 폴리실리콘막(83)을 증착시키고 에치백하여 개구부(74)를 일부 채워준다. 그러므로 개구부(74)내의 산화막(82)상에만 게이트용 폴리실리콘막(83)이 형성된다Referring to FIG. 5 (I), an oxide film 82 is formed on a silicon substrate 71 exposed thinner than the thickness of the oxide film 72. The polysilicon layer 83 is deposited and etched back on the front surface of the substrate to be thicker than the thickness of the oxide layer 72 to partially fill the opening 74. Therefore, the gate polysilicon film 83 is formed only on the oxide film 82 in the opening 74.
제5도(J)를 참조하면, 산화막을 두껍게 성장시키고 에치백하여 폴리실리콘막(83)상에 캡산화막(84)을 형성한다. 그러므로, 캡산화막(84)에 의해 개구부(74)가 완전히 채워져 기판 전표면이 평탄화된다.Referring to FIG. 5 (J), the oxide film is grown thick and etched back to form a cap oxide film 84 on the polysilicon film 83. Therefore, the opening 74 is completely filled by the cap oxide film 84 to planarize the entire surface of the substrate.
제5도(K)를 참조하면, 질화막(73)을 모두 제거하여 산화막(72)을 노출시킨다.Referring to FIG. 5 (K), all of the nitride film 73 is removed to expose the oxide film 72.
제5도(L)를 참조하면, 게이트용 폴리실리콘막(83)와 캡산화막(84)을 마스크로 노출된 산화막(72)을 통해 기판(71)으로 n형 불순물을 이온 주입하여 고농도의 n+형 소오스/드레인영역(85)을 형성한다.Referring to FIG. 5 (L), n-type impurities are ion-implanted into the substrate 71 through the oxide film 72 exposed by using the gate polysilicon film 83 and the cap oxide film 84 as a mask to form high concentration n A positive source / drain region 85 is formed.
이로써, 실리콘기판(71)의 리세스한 표면에 게이트(83)가 형성되고, 저농도의 소오스/드레인영역(81)이 상기 게이트(83)와 완전히 오버랩되어 형성되며, 펀치스루 방지용 p형 불순물영역(77)이 기판(71)의 벌크 내에 형성된 LDD 구조의 모스 트랜지스터가 얻어진다.As a result, a gate 83 is formed on the recessed surface of the silicon substrate 71, and a low concentration source / drain region 81 overlaps the gate 83 to form a p-type impurity region for preventing punchthrough. A MOS transistor having an LDD structure in which 77 is formed in the bulk of the substrate 71 is obtained.
상기 설명한 바와같은 본 발명에 의하면 다음과 같은 효과를 얻을 수 있다.According to the present invention as described above, the following effects can be obtained.
첫째, 펀치스루 방지용 p형 불순물영역을 저농도 소오스/드레인영역만을 감싸도록 형성하거나 기판의 벌크 내에 형성하여 줌으로써 소오스/드레인 접합용량을 감소시켜 소자의 동작 속도를 개선시켜줄 수 있다.First, the punch-through prevention p-type impurity region is formed to surround only the low concentration source / drain region or formed in the bulk of the substrate, thereby reducing the source / drain junction capacitance to improve the operation speed of the device.
둘째, 게이트가 리세스한 표면을 갖는 실리콘기판상에 형성되어 펀치스루 특성을 향상시키고, 또한 저농도의 소오스/드레인영역과 완전히 오버랩되도록 형성되어 게이트가 저농도의 소오스/드레인영역을 콘트롤할 수 있으므로 핫캐리어 효과에 강하고, 이로써 전류 구동력을 향상시킬 수 있다.Second, the gate is formed on a silicon substrate having a recessed surface to improve punch-through characteristics and to completely overlap with the low concentration source / drain regions so that the gate can control low concentration source / drain regions. It is strong in a carrier effect, and can improve a current drive force by this.
셋째, 후막의 폴리실리콘막을 마스크로 하여 불순물을 이온 주입을 하므로 저농도의 소오스/드레인영역이 경사형 접합을 형성하므로 드레인영역 근처에 고전계가 걸리는 것을 억제시켜 줄수 있어 핫캐리어 발생을 억제시켜 줄수 있다.Third, since impurities are implanted with a polysilicon film of a thick film as a mask, low concentration source / drain regions form an inclined junction, thereby suppressing high electric field near the drain region, thereby suppressing hot carrier generation.
넷째, 저농도의 소오스/드레인영역상에 형성된 절연막의 두께가 게이트절연막보다 두꺼우므로 게이트에 의해 유기되는 드레인 누설전류(Gate-Induced Drain Leakage Current)을 감소시켜준다.Fourth, since the thickness of the insulating film formed on the low concentration source / drain region is thicker than the gate insulating film, the gate-induced drain leakage current induced by the gate is reduced.
다섯째, 게이트가 형성될 영역에 개구부를 형성하고 이 개구부에 폴리실리콘막으로 된 게이트를 형성하여 줌으로써 실제 채널길이에 대한 현재의 포토리소그라피기술의 한계를 뛰어넘을 수 있어 미세 소자를 구현할 수 있다.Fifth, by forming an opening in a region where a gate is to be formed and forming a gate of a polysilicon film in the opening, a micro device can be realized because it can overcome the limitations of current photolithography technology with respect to the actual channel length.
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