KR970008494A - Wiring Method of Semiconductor Device - Google Patents

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Abstract

접촉창 및 배선에 필요한 사진 묘화(photolithography) 공정의 횟수를 감소시킬 수 있는 반도체 장치의 배선 방법에 관하여 개시한다.A wiring method of a semiconductor device capable of reducing the number of photolithography processes required for contact windows and wiring is disclosed.

본 발명은 상기 제1 개구부에 형성된 상기 스페이서를 이용하여 상기 층간 절연막에 상기 제3 개구부를 사진 묘화 공정없이 형성하여, 종래의 두 번의 사진 묘화 공정을 통하여 실시할 수 있던 반도체 장치의 배선을 한 번의 사진 묘화 공정만으로 할 수 있다. 또한, 본 발명에 의하면 평탄한 표면을 얻을 수 있어, 반도체 장치의 제조를 용이하게 하며 원가를 절감하는 효과가 있다. 특히, 최근 반도체 장치의 배선이 다층화되고 복잡해짐에 따라서 본 발명의 적용 효과는 더욱 커질것이다.According to the present invention, the third opening is formed in the interlayer insulating film without the photo-drawing process by using the spacer formed in the first opening, and the wiring of the semiconductor device, which can be carried out through two conventional photo-writing processes, is performed once. Only a photograph drawing process can be performed. In addition, according to the present invention, a flat surface can be obtained, thereby facilitating the manufacture of a semiconductor device and reducing costs. In particular, the application effect of the present invention will be further increased as the wiring of the semiconductor device is multilayered and complicated in recent years.

Description

반도체 장치의 배선 방법Wiring Method of Semiconductor Device

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제2A도 내지 제8B도는 본 발명의 제1실시예에 의하여 반도체 장치의 배선 방법을 보여주는 단면도들이다. 그리고, 상기 제2A도 내지 상기 제8A도는 상기 하부 도전층에 상기 상부 도전층 패턴을 전기적으로 연결하는 부분을 나타내는 도면들이고, 상기 제2B도 내지 상기 제8B도는 나머지 부분을 나타내는 도면들이다.2A through 8B are cross-sectional views illustrating a method of wiring a semiconductor device in accordance with a first embodiment of the present invention. 2A to 8A are views showing a portion electrically connecting the upper conductive layer pattern to the lower conductive layer, and FIGS. 2B to 8B are views showing remaining portions.

Claims (14)

하부 도전층에 상부 도전층을 전기적으로 연결하는 반도체 장치의 배선 방법에 있어서, 접촉창 패턴 및 상부 도전층 패턴을 형성하는 두 번의 사진 묘화 공정을 함번의 사진 묘화 공정으로 대신하기 위하여, 반도체 기판 위에 제1 개구부 패턴을 전사하는 제1 패턴의 폭 및 길이가 제2 개구부 패턴을 전사하는 제2 패턴의 폭보다 더 큰 마스크를 사용하는 것을 특징을 하는 반도체 장치의 배선 방법.In the wiring method of the semiconductor device which electrically connects an upper conductive layer to a lower conductive layer, in order to replace the two photo-writing processes which form a contact window pattern and an upper conductive layer pattern with the photo-imaging process simultaneously, it is carried out on a semiconductor substrate. And a mask having a width and a length of the first pattern transferring the first opening pattern larger than a width of the second pattern transferring the second opening pattern. 반도체 기판에 하부 도전층을 형성하는 단계; 상기 하부 도전층을 포함하는 반도체 기판의 전면에 평탄화된 층간 절연막을 형성하는 단계; 상기 층간 절연막 위에 제1 물질층을 증착하는 단계; 마스크를 이용하여 제1 개구부 패턴의 폭 및 길이가 제2 개구부 패턴의 폭보다 더 큰 포토레지스트 패턴을 상기 제1 물질층 위에 형성하는 단계; 상기 포토레지스트 패턴을 마스크재로 상기 하부 도전층이 노출되지 않도록 상기 제1 물질층 및 상기 층간 절연막의 일부분을 식각하여 제1 개구부 및 제2 개구부를 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 제1 개구부의 폭 및길이 보다 작고 상기 제2 개구부의 폭 보다 큰 크기를 이등분한 두께로 상기 제1 물질층 위에 제2 물질층을 증착하는 단계; 상기 제1 개구부의 측벽을 따라 상기 제2 물질층으로 스페이서(spacer)를 형성하고, 상기 제2 개구부는 상기 제2 물질층에 의해서 매몰되도록 상기 제2 물질층을 식각하는 단계; 상기 제1 물질층 및 상기 스페이서를 마스크재로 상기 제1개구부 아래에 상기 하부 도전층의 표면을 노출하는 제3 개구부를 형성하는 단계; 상기 제1 물질층 및 상기 제2 물질층을제거하는 단계; 상기 제3 개구부를 통하여 상기 하부 도전층에 접촉하도록 상부 도전릉을 상기 층간 절연막 위에 증착하는 단계; 및 상기 상부 도전층을 평탄화시켜 상부 도전층 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 배선 방법.Forming a lower conductive layer on the semiconductor substrate; Forming a planarized interlayer insulating film on an entire surface of the semiconductor substrate including the lower conductive layer; Depositing a first material layer on the interlayer insulating film; Forming a photoresist pattern on the first material layer using a mask, the photoresist pattern having a width and a length greater than the width of the second opening pattern; Etching a portion of the first material layer and the interlayer insulating layer so that the lower conductive layer is not exposed using the photoresist pattern as a mask material to form first and second openings; Removing the photoresist pattern; Depositing a second material layer over the first material layer to a thickness equal to two less than the width and length of the first opening and greater than the width of the second opening; Forming a spacer along the sidewalls of the first opening with the second material layer, and etching the second material layer such that the second opening is buried by the second material layer; Forming a third opening exposing the surface of the lower conductive layer under the first opening using the first material layer and the spacer as a mask material; Removing the first material layer and the second material layer; Depositing an upper conductive tomb on the interlayer insulating film to contact the lower conductive layer through the third opening; And planarizing the upper conductive layer to form an upper conductive layer pattern. 제2항에 있어서, 상기 층간 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 장치의 배선 방법.The semiconductor device wiring method according to claim 2, wherein the interlayer insulating film is a silicon oxide film. 제2항에 있어서, 상기 층간 절연막은 화학 기계적 폴리싱 방법으로 평탄화시키는 것을 특징으로 하는 반도체 장치의 배선 방법.The wiring method of a semiconductor device according to claim 2, wherein said interlayer insulating film is planarized by a chemical mechanical polishing method. 제2항에 있어서, 상기 제1 물질층 및 제2 물질층은 실리콘 질화막인 것을 특징으로 하는 반도체 장치의 배선 방법.The method of claim 2, wherein the first material layer and the second material layer are silicon nitride films. 제2항에 있어서, 상기 상부 도전층은 다결정 실리콘ㆍ실리사이드 또는 금속으로 형성하는 것을 특징으로 하는 반도체 장치의 배선 방법.The wiring method of a semiconductor device according to claim 2, wherein the upper conductive layer is formed of polycrystalline silicon silicide or a metal. 제2항에 있어서, 상기 상부 도전층은 화학 기계적 폴리싱 방법으로 평탄화시키는 것을 특징으로 하는 반도체 장치의 배선 방법.The wiring method of claim 2, wherein the upper conductive layer is planarized by a chemical mechanical polishing method. 제2항에 있어서, 후속 배선 공정을 위해서 상기 하부 도전층을 형성하는 단계 후에 상기 층간 절연막 아래에 식각 저지층 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 배선 방법.The method of claim 2, further comprising forming an etch stop layer pattern under the interlayer insulating layer after forming the lower conductive layer for a subsequent wiring process. 반도체 기판에 하부 도전층을 형성하는 단계; 상기 하부 도전층을 포함하는 반도체 기판이 전면에 평탄화된 층간 절연막을 형성하는 단계; 마스크를 이용하여 제1 개구부 패턴의 폭 및 길이가 제2 개구부 패턴의 폭보다 더 큰포토레지스트 패턴을 상기 제1 물질층 위에 형성하는 단계; 상기 포토레지스트 패턴을 마스크재로 상기 하부 도전층이 노출되지 않도록 상기 층간 절연막의 일부분을 식각하여 제1 개구부 및 제2 개구부를 형성하는 단계; 상기 포토레지스트 패턴을열처리하여 상기 제1 개구부의 내벽에 포토레지스트로 스페이서를 형성하고, 상기 제2 개구부를 포토레지스트로 매몰하는단계; 상기 포토레지스트 패턴 및 상기 스페이서를 마스크재로 상기 제1 개구부 아래에 상기 하부 도전층의 표면을 노출하는 제3 개구부를 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 제3 개구부를 통하여 상기 하부 도전층에 접촉하도록 상부 도전층을 상기 층간 절연막 위에 증착하는 단계; 및 상기 상부 도전층을 평탄화시켜 상부 도전층패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 배선 방법.Forming a lower conductive layer on the semiconductor substrate; Forming a planarized interlayer insulating film on the entire surface of the semiconductor substrate including the lower conductive layer; Forming a photoresist pattern on the first material layer using a mask, the photoresist pattern having a width and a length greater than the width of the second opening pattern; Etching a portion of the interlayer insulating layer so that the lower conductive layer is not exposed using the photoresist pattern as a mask material to form first and second openings; Heat treating the photoresist pattern to form a spacer with a photoresist on an inner wall of the first opening, and embedding the second opening with a photoresist; Forming a third opening exposing the surface of the lower conductive layer under the first opening using the photoresist pattern and the spacer as a mask material; Removing the photoresist pattern; Depositing an upper conductive layer on the interlayer insulating layer to contact the lower conductive layer through the third opening; And planarizing the upper conductive layer to form an upper conductive layer pattern. 제9항에 있어서, 상기 층간 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 장치의 배선 방법.10. The wiring method of claim 9, wherein the interlayer insulating film is a silicon oxide film. 제9항에 있어서, 상기 층간 절연막은 화학 기계적 폴리싱 방법으로 평탄화시키는 것을 특징으로 하는 반도체 장치의 배선 방법.10. The method of claim 9, wherein the insulating interlayer is planarized by a chemical mechanical polishing method. 제9항에 있어서, 상기 상부 도전층은 다결정 실리콘, 실리사이드, 또는 금속으로 형성하는 것을 특징으로하는 반도체 장치의 배선 방법.10. The method of claim 9, wherein the upper conductive layer is formed of polycrystalline silicon, silicide, or metal. 제9항에 있어서, 상기 상부 도정층은 화학 기계적 폴리싱 방법으로 평탄화시키는 것을 특징으로 하는 반도체 장치의 배선 방법.10. The method of claim 9, wherein the upper coating layer is planarized by a chemical mechanical polishing method. 제9항에 있어서, 후속 배선 공정을 위해서 상기 하부 도전층을 형성하는 단계 후에 상기 층간 절연막 아래에 식각 저지층 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 배선 방법.The wiring method of claim 9, further comprising forming an etch stop layer pattern under the interlayer insulating layer after forming the lower conductive layer for a subsequent wiring process. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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