KR970008091B1

KR970008091B1 - Synchronizing signal separation circuit for composite video signal

Info

Publication number: KR970008091B1
Application number: KR1019930031030A
Authority: KR
Inventors: 조대성
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1993-12-29
Filing date: 1993-12-29
Publication date: 1997-05-20
Also published as: KR950022764A

Abstract

A circuit for separating a synchronizing signal from a composite video signal is disclosed. The circuit comprises an amplifier(10) for amplifying the composite video signal; a clamping circuit(20) for clamping the output signal from the amplifier(10); a comparator(30) for receiving the output from the clamping circuit(20) to detect a composite synchronizing signal; a horizontal synchronizing signal separator(50) for receiving the output from the comparator(30) to separate the horizontal synchronizing signal; a vertical synchronizing signal separator(40) for receiving the output from the comparator(30) to separate the vertical synchronizing signal. Thereby, the vertical and the horizontal synchronizing signals are detected without a time delay.

Description

Synchronization signal separation circuit of composite video signal

제1도는 종래의 복합영상신호의 동기신호 분리회로를 도시한 회로도이고,1 is a circuit diagram showing a conventional synchronization signal separation circuit of a composite video signal,

제2도는 제1도의 동기신호 분리회로에 의해 동기신호를 분리한 것을 도시한 파형도이고,2 is a waveform diagram showing the separation of the synchronization signal by the synchronization signal separation circuit of FIG.

제3도는 본 발명에 의한 복합영상신호의 동기신호 분리회로를 도시한 회로도이고,3 is a circuit diagram showing a synchronization signal separation circuit of a composite video signal according to the present invention;

제4도는 제3도의 동기신호 분리회로에 의해 동기신호를 분리한 것을 도시한 파형도이다.4 is a waveform diagram showing the separation of the synchronization signal by the synchronization signal separation circuit of FIG.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10 : 증폭부,20 : 클램프회로,10: amplification unit, 20: clamp circuit,

30 : 비교부,40 : 수직동기 분리부,30: comparison unit, 40: vertical synchronous separation unit,

50 : 수평동기 분리부.50: horizontal synchronous separator.

본 발명은 아날로그 복합영상신호(composite video signal)로부터 수평·수직동기신호를 분리해내는 동기신호 분리회로에 관한 것으로, 특히, 시간지연없이 디지탈 로직레벨로 수평·수직동기신호를 분리하는 복합영상신호의 동기신호 분리회로에 관한 것이다.The present invention relates to a synchronization signal separation circuit for separating horizontal and vertical synchronization signals from an analog composite video signal, and in particular, a composite video signal for separating horizontal and vertical synchronization signals at a digital logic level without time delay. A synchronization signal separation circuit of

일반적으로, 아날로그 영상신호를 디지탈화하여 처리할때, 수평·수직동기신호를 기본으로 하여 여러가지 제어신호를 발생할 필요가 있다. 복합영상신호로부터 수평·수직동기신호를 분리하는 종래의 동기분리회로는 아날로그 방식의 고역통과필터와 저역필터를 이용하였다.In general, when digitalizing and processing analog video signals, it is necessary to generate various control signals on the basis of horizontal and vertical synchronization signals. In the conventional synchronous separation circuit for separating horizontal and vertical synchronization signals from a composite video signal, an analog high pass filter and a low pass filter are used.

제1도는 종래의 복합영상신호의 동기신호 분리회로를 도시한 회로도로서, 복합영상신호(Sv)를 입력하여 증폭하는 제1,제2증폭기(AMP1,AMP2 : 1,2)와, 제2증폭기(2)의 출력을 소정 레벨로 클램핑(clamping)하는 클램프회로(3)와, 클램프회로(3)의 출력을 TTL 레벨로 변환하는 레벨변환기(4)와, 수평동기 분리기(5)와 수직동기 분리기(6)를 구비한다. 클램프회로(3)는 증폭기(2)의 출력을 입력하는 결합 커패시터(C7)와, 결합 커패시터(C7)에 일측이 연결되는 저항(R15)과, 저항(R15)의 타측에 베이스가 연결되며 에미터는 저항(R17)을 통해 +5V로 연결되며 콜랙터는 접지되는 트랜지스터(Q1)와, 트랜지스터(Q1)의 베이스와 접지 사이에 연결되는 저항(R16)을 구비한다.1 is a circuit diagram illustrating a conventional synchronous signal separation circuit of a composite video signal. The first and second amplifiers AMP1 and AMP2: 1,2 and a second amplifier for inputting and amplifying the composite video signal Sv are shown in FIG. A clamp circuit 3 for clamping the output of (2) to a predetermined level, a level converter 4 for converting the output of the clamp circuit 3 to a TTL level, a horizontal synchronous separator 5 and a vertical synchronous The separator 6 is provided. The clamp circuit 3 has a coupling capacitor C7 for inputting the output of the amplifier 2, a resistor R15 having one side connected to the coupling capacitor C7, and a base connected to the other side of the resistor R15. Is connected to + 5V through resistor R17 and the collector has a transistor Q1 that is grounded and a resistor R16 that is connected between the base and ground of transistor Q1.

레벨변환기(4)는 트랜지스터(Q1)의 에미터에 일측이 연결되는 다이오드(D2)와, 다이오드(D2)의 타측에 베이스가 연결되며 에미터는 접지되고 콜랙터로 복합동기신호(C.SYNC)를 출력하는 트랜지스터(Q2)와, 트랜지스터(Q2)의 콜랙터와 Vcc 사이에 연결되는 저항(R19)과, 베이스와 Vcc 사이에 연결되는 저항(R18)으로 구성된다. 수평동기 분리기(5)는 복합영상신호(Sv)로부터 검출한 복합동기신호(C.SYNC)를 입력하는 수평동기신호(H.SYNC)를 분리한다. 수직동기 분리기(6)는 복합영상신호(Sv)로부터 검출한 복합동기신호(C.HYNC)를 입력하여 수직동기신호(V.SYNC)를 분리한다. 이와 같은 종래의 복합영상신호의 동기신호 분리기는 복합영상신호(Sv)를 증폭한 후 소정 레벨로 클램프하여 TTL 레벨의 복합동기신호(C.SYNC)를 검출하고, 이를 필터를 이용하여 수평동기신호(H.SYNC)와 수직동기신호(V.SYNC)를 분리하였다.The level converter 4 has a diode D2 having one side connected to the emitter of the transistor Q1, and a base connected to the other side of the diode D2, and the emitter is grounded and the composite synchronous signal C.SYNC is a collector. The transistor Q2 outputs a resistor, a resistor R19 connected between the collector of the transistor Q2 and Vcc, and a resistor R18 connected between the base and Vcc. The horizontal synchronous separator 5 separates the horizontal synchronous signal H.SYNC for inputting the composite synchronous signal C.SYNC detected from the composite video signal Sv. The vertical synchronous separator 6 inputs the composite synchronous signal C.HYNC detected from the composite video signal Sv to separate the vertical synchronous signal V.SYNC. The conventional synchronizing signal separator of the composite video signal amplifies the composite video signal Sv, clamps it to a predetermined level, detects the composite sync signal C.SYNC of the TTL level, and uses the filter to synchronize the horizontal sync signal. (H.SYNC) and vertical sync signal (V.SYNC) were separated.

제2도는 제1도의 동기신호 분리회로에 의해 동기신호를 분리하는 것을 도시한 파형도로서, 제2도의 (A)는 입력되는 복합영상신호(Sv)의 동기신호를 도시한 것이고, 제2도의 (B)는 복합영상신호(Sv)의 동기신호를 종래의 동기신호 분리회로로 분리한 복합동기신호(C.SYNC)를 도시한 것이다. 제2도의 (B)에 있어서, 분리한 복합동기신호(C.SYNC)는 복합영상신호(Sv)의 동기신호보다 'Td'만큼 지연된 것을 알 수 있다.FIG. 2 is a waveform diagram showing separation of the synchronization signal by the synchronization signal separation circuit of FIG. 1. FIG. 2A shows the synchronization signal of the input composite video signal Sv. (B) shows a composite synchronization signal C.SYNC in which the synchronization signal of the composite video signal Sv is separated by a conventional synchronization signal separation circuit. In FIG. 2B, it can be seen that the separated composite synchronization signal C.SYNC is delayed by 'Td' than the synchronization signal of the composite video signal Sv.

이와 같은 종래의 동기신호 분리회로는 필터를 사용하여 신호지연이 심하고, 동기신호외에 타 신호에 영향을 주는 문제점이 있었다.Such a conventional synchronization signal separation circuit has a problem that the signal delay is severe by using a filter, and affects other signals in addition to the synchronization signal.

따라서, 본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위하여 동기신호 분리에 비교기와 비디오 포멧의 타이밍관계를 이용하여 신호지연을 개선한 복합영상신호의 동기신호 분리회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a synchronization signal separation circuit of a composite video signal having improved signal delay by using a timing relationship between a comparator and a video format for synchronization signal separation.

상기 목적을 달성하기 위하여 본 발명의 장치는 복합영상신호를 입력하여 수평동기신호와 수직동기신호를 분리하는 복합영상신호의 동기신호 분리기에 있어서, 상기 복합영상신호를 입력하여 증폭하는 증폭기 ; 상기 증폭기의 출력을 클램핑하는 클램핑회로 ; 상기 클램핑회로의 출력을 입력하여 복합동기신호를 검출하는 비교부 ; 상기 비교부의 출력을 입력하여 수평동기신호를 분리하는 수평동기 분리기 ; 및 상기 비교부의 출력을 입력하여 수직동기신호를 분리하는 수직동기 분리기를 구비한 것을 특징으로 한다.In order to achieve the above object, an apparatus of the present invention is a synchronization signal separator of a composite video signal for inputting a composite video signal to separate a horizontal synchronization signal and a vertical synchronization signal, the amplifier for inputting and amplifying the composite video signal; A clamping circuit for clamping the output of the amplifier; A comparator for detecting a complex synchronous signal by inputting the output of the clamping circuit; A horizontal synchronous separator for inputting the output of the comparator to separate horizontal synchronous signals; And a vertical synchronous separator for separating the vertical synchronous signal by inputting the output of the comparator.

이어서, 첨부한 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Next, the present invention will be described in detail with reference to the accompanying drawings.

제3도는 본 발명에 의한 복합영상신호의 동기신호 분리회로를 도시한 회로도이다. 복합영상신호(Sv)를 입력하여 수평동기신호(H.SYNC)와 수직동기신호(V.SYNC)를 분리하는 복합영상신호의 동기신호 분리기는 복합영상신호(Sv)를 입력하여 증폭하는 증폭기(10)와, 증폭기(10)의 출력을 클램핑하는 클램핑회로(20)와, 클램핑회로(20)의 출력을 입력하여 복합동기신호(Composite Sync : C.SYNC)를 검출하는 비교부(30)와, 비교부(30)의 출력을 입력하여 수평동기신호(H.SYNC)를 분리하는 수평동기 분리기(50)와 비교부(30)의 출력을 입력하여 수평동기신호(V.SYNC)를 출력하는 수직동기 분리기(40)를 구비한다.3 is a circuit diagram showing a synchronization signal separation circuit of a composite video signal according to the present invention. The synchronizing signal separator of the composite video signal which inputs the composite video signal Sv and separates the horizontal sync signal H.SYNC and the vertical sync signal V.SYNC is an amplifier that inputs and amplifies the composite video signal Sv. 10), a clamping circuit 20 for clamping the output of the amplifier 10, a comparator 30 for detecting the composite sync signal (C.SYNC) by inputting the output of the clamping circuit 20 and Inputting the output of the comparator 30 to separate the horizontal synchronous signal H.SYNC and outputting the horizontal synchronous signal V.SYNC to the output of the comparator 30 and the output of the comparator 30 A vertical synchronous separator 40 is provided.

또한, 증폭부(10)는 입력 임피던스 매칭을 위한 임피던스 매칭저항(R1)과, 복합영상신호(Sv)를 연산증폭기(AMP)의 반전(-)단자로 연결하는 저항(R2)과, 임피던스 매칭저항(R1)과 비반전(+)단자를 연결하는 저항(R3)과, 저항(R1)과 저항(R3)의 연결점을 접지로 연결하는 커패시터(C1)와, 비반전(+)단자를 접지로 연결하는 저항(R4)과, 연산증폭기(AMP)를 구비하여 -2의 증폭도로 증폭한다. 즉, 1Vp-p의 입력신호를 2의 증폭도로 증폭하여 반전한다. 클램프회로(20)의 커패시터(C2)와 다이오드(D1)는 입력신호의 직류레벨을 다이오드(D1)의 '온'전압 이하로 클램핑(clamping)한다. 이와 같이 클램핑에 의해 복합영상신호(Sv)의 동기 부분만이 비교기(COMP)의 반전(-)단자로 입력되게 한다. 비교기(COMP)는 저항(R7)에 의해 정궤환(positive feedback)을 걸어 잡음에 강하도록 하고, 동기 부분만을 비교하여 TTL 레벨로 '액티브 로우'의 복합동기신호(C.SYNC)를 검출한다. 비교기(COMP)의 비반전(+)단자는 저항(R6)을 통해 +15V에 연결되고, 저항(R8)을 통해 접지된다. 복합동기신호(C.SYNC)는 수평동기신호(H.SYNC)와 수직동기신호(V.SYNC)와 등화펄스가 포함되어 있다. 즉, 수평동기신호(H.SYNC)는 NTSC 방식에서는 약 63.5μsec의 폭(H)을 가지고, 수평주사의 동기를 유지하기 위하여 각 수평선마다 하나씩 존재한다. 수직동기신호(V.SYNC)는 수평동기신호(H.SYNC)보다 약 3배(3H)의 펄스폭을 가지고, 각 필드(Field)마다 하나씩(프레임마다 2개씩) 존재한다. 등화펄스는 수직동기신호(V.SYNC)의 전후에 존재하여 비월주사에 의한 동기를 보완한다. 수직동기 분리기(40)는 복합동기신호(C.SYNC)의 하강에지(negative going)에 소정(6μsec)시간의 펄스를 형성하는 제1멀티바이브레이터(42)와, 제1멀티바이브레이터(42)의 출력과 복합동기신호(C.SYNC)을 입력하여 제1멀티바이브레이터(42)의 출력의 상승에지(positive going)에서 수직동기신호(V.SYNC)를 발생하는 플립플롭(44)을 구비한다. 즉, 제1멀티바이브레이터(42)는 단자 A로 입력되는 복합동기신호(C.SYNC)의 하강에지에 트리거하여 가변저항(VR1)과 커패시터(C3)에 의해 결정되는 시정수(VR1*C3)만큼의 펄스폭을 가지는 펄스를 발생하여 부(/Q)출력단자로 출력한다. 플립플롭(44)은 단자 D로 입력되는 복합동기신호(C.SYNC)가 '하이'일때, 클럭단자(CLK)로 입력되는 신호의 상승에지에서 액티브 로우의 수직동기신호(/V.SYNC)를 발생한다. 제1멀티바이브레이터(42)의 단자 B와 단자 CLR은 저항(R9)을 통해 +5V로 연결되고, 단자 CEXT와 단자 REXT/CEXT에는 가변저항(VR1)과 커패시터(C3)가 연결된다.In addition, the amplifier 10 includes an impedance matching resistor R1 for input impedance matching, a resistor R2 for connecting the composite video signal Sv to an inverting terminal (-) of the operational amplifier AMP, and impedance matching. A resistor R3 connecting the resistor R1 and the non-inverting (+) terminal, a capacitor C1 connecting the connection point of the resistor R1 and the resistor R3 to ground, and a non-inverting (+) terminal grounded. A resistor (R4) and an operational amplifier (AMP) connected to each other are amplified with an amplification of -2. That is, the 1Vp-p input signal is amplified by 2 amplification and inverted. The capacitor C2 and the diode D1 of the clamp circuit 20 clamp the DC level of the input signal below the 'on' voltage of the diode D1. As described above, only the synchronous part of the composite video signal Sv is input to the inverting (-) terminal of the comparator COMP by clamping. The comparator COMP applies positive feedback by the resistor R7 so as to be strong against noise, and compares only the synchronous part and detects the composite synchronous signal C.SYNC of 'active low' at the TTL level. The non-inverting (+) terminal of the comparator COMP is connected to + 15V through the resistor R6 and grounded through the resistor R8. The composite synchronization signal C.SYNC includes a horizontal synchronization signal H.SYNC, a vertical synchronization signal V.SYNC, and an equalization pulse. That is, in the NTSC system, the horizontal synchronization signal H. SYNC has a width H of about 63.5 μsec, and one horizontal line signal exists for each horizontal line in order to keep the horizontal scanning synchronized. The vertical synchronization signal V. SYNC has a pulse width of about 3 times (3H) than the horizontal synchronization signal H. SYNC, and there is one for each field (two per frame). The equalization pulses exist before and after the vertical synchronization signal (V.SYNC) to compensate for the synchronization by interlaced scanning. The vertical synchronous separator 40 of the first multi-vibrator 42 and the first multi-vibrator 42 to form a pulse of a predetermined (6 μsec) time on the falling edge of the composite synchronous signal (C.SYNC) A flip-flop 44 is provided to generate the vertical synchronization signal V.SYNC at the positive edge of the output of the first multivibrator 42 by inputting the output and the composite synchronization signal C.SYNC. That is, the first multivibrator 42 triggers on the falling edge of the composite synchronous signal C.SYNC input to the terminal A to determine the time constant VR1 * C3 determined by the variable resistor VR1 and the capacitor C3. A pulse having the pulse width as much as it is generated is output to the negative (/ Q) output terminal. The flip-flop 44 is an active-low vertical sync signal (/V.SYNC) at the rising edge of the signal input to the clock terminal CLK when the composite sync signal C.SYNC input to the terminal D is 'high'. Occurs. The terminal B and the terminal CLR of the first multivibrator 42 are connected to + 5V through the resistor R9, and the variable resistor VR1 and the capacitor C3 are connected to the terminal CEXT and the terminal REXT / CEXT.

가변저항(VR1)의 저항값을 조절하여 펄스폭을 조절할 수 있다. 수평동기 분리기(50)는 복합동기신호(C.SYNC)를 입력하여 소정(5㎲)시간의 펄스를 형성하고, 등화펄스 제거신호에 따라 등화펄스를 제거하여 부(/Q)출력단자로 수평동기신호(/H.SYNC)를 발생하는 제2멀티바이브레이터(52)와, 제2멀티바이브레이터(52)의 정(Q)출력단자의 출력을 입력하여 등화펄스를 제거하도록 등화펄스 제거신호를 출력하는 제3멀티바이브레이터(54)를 구비한다. 즉, 제2멀티바이브레이터(52)는 단자 A로 입력되는 복합동기신호(C.SYNC)의 하강에지에 트리거하여 가변저항(VR2)과 커패시터(C4)에 의해 결정되는 시정수(VR2*C4)만큼의 펄스폭을 가지는 펄스를 발생하여 부(/Q)출력단자로 출력한다. 따라서 가변저항(VR2)을 조절하여 발생되는 펄스폭을 조절할 수 있다. 제2멀티바이브레이터(52)의 단자 B는 저항(R10)을 통해 +5V로 연결되고, 단자 CEXT와 단자 REXT/CEXT에는 가변저항(VR2)과 커패시터(C4)가 연결된다. 제2멀티바이브레이터(52)의 단자 CLR에는 제3멀티바이브레이터(54)의 출력이 연결된다. 또한, 제3멀티바이브레이터(54)는 제2멀티바이브레이터(52)의 정(Q)출력단자의 출력을 입력하여 가변저항(VR3)과 커패시터(C5)로 정해진 펄스폭의 펄스(즉, 등화펄스 제거신호)를 부(/Q)출력단자로 출력하여 제2멀티바이브레이터(52)를 클리어시켜 등화펄스를 제거한다. 제3멀티바이브레이터(54)의 단자 B와 단자 CLR은 저항(R11)을 통해 +5V로 연결되고, 단자 CEXT와 단자 REXT/CEXT에는 가변저항(VR3)과 커패시터(C5)가 연결된다.The pulse width may be adjusted by adjusting the resistance value of the variable resistor VR1. The horizontal synchronous separator 50 inputs the composite synchronous signal (C.SYNC) to form a pulse of a predetermined (5 ms) time, and removes the equalizing pulse in accordance with the equalizing pulse removing signal to horizontally output the negative (/ Q) output terminal. Output the equalization pulse removal signal to input the output of the second multivibrator 52 generating the synchronization signal (/H.SYNC) and the positive (Q) output terminal of the second multivibrator 52 to remove the equalization pulse. The third multivibrator 54 is provided. That is, the second multivibrator 52 triggers on the falling edge of the composite synchronous signal C.SYNC input to the terminal A to determine the time constant VR2 * C4 determined by the variable resistor VR2 and the capacitor C4. Generate a pulse having the pulse width as much as and output it to the negative (/ Q) output terminal. Therefore, the pulse width generated by adjusting the variable resistor VR2 can be adjusted. The terminal B of the second multivibrator 52 is connected to + 5V through the resistor R10, and the variable resistor VR2 and the capacitor C4 are connected to the terminal CEXT and the terminal REXT / CEXT. The output of the third multivibrator 54 is connected to the terminal CLR of the second multivibrator 52. In addition, the third multivibrator 54 inputs the output of the positive (Q) output terminal of the second multivibrator 52 to obtain a pulse of a pulse width defined by the variable resistor VR3 and the capacitor C5 (that is, an equalization pulse). The removal signal) is output to the negative (/ Q) output terminal to clear the second multivibrator 52 to remove the equalization pulse. The terminal B and the terminal CLR of the third multivibrator 54 are connected to + 5V through the resistor R11, and the variable resistor VR3 and the capacitor C5 are connected to the terminal CEXT and the terminal REXT / CEXT.

가변저항(VR3)의 저항값을 조절하여 등화펄스 제거신호의 펄스폭을 조절할 수 있다. 이상에서와 같이 본 발명에 의한 동기신호 분리회로는 복합영상신호(Sv)를 입력하여 클램핑하고, 클램핑된 신호를 비교기를 이용하여 시간지연을 개선하여 복합동기신호(C.SYNC)를 검출한다. 이러한 복합동기신호(C.SYNC)로부터 비디오 포멧의 타이밍관계를 이용하여 디지탈 레벨의 수직동기신호(V.SYNC)와 수평동기신호(H.SYNC)를 분리해낸다.The pulse width of the equalization pulse removal signal may be adjusted by adjusting the resistance value of the variable resistor VR3. As described above, the synchronous signal separation circuit according to the present invention inputs and clamps the composite video signal Sv, and detects the composite synchronous signal C.SYNC by improving the time delay using the comparator. The vertical synchronization signal V.SYNC and the horizontal synchronization signal H.SYNC of the digital level are separated from the composite synchronization signal C.SYNC by using the timing relationship of the video format.

제4도는 제3도의 동기신호 분리회로에 의해 동기신호를 분리하는 것을 도시한 파형도이다. 제4도의 (A)는 입력되는 복합영상신호(Sv)의 동기신호를 도시한 것이고, 제4도의 (B)는 복합영상신호(Sv)의 동기신호로부터 본 발명에 의해 분리한 복합동기신호(C.SYNC)를 도시한 것이다. 제4도의 (B)에 있어서, 본 발명에 따라 분리한 복합동기신호(C.SYNC)는 복합영상신호(Sv)의 동기신호의 타이밍과 거의 유사하여 지연이 제거된 것을 알 수 있다.4 is a waveform diagram showing separation of a synchronization signal by the synchronization signal separation circuit of FIG. FIG. 4A shows the synchronization signal of the input composite video signal Sv, and FIG. 4B shows the composite synchronization signal separated by the present invention from the synchronization signal of the composite video signal Sv. C.SYNC). In Fig. 4B, the composite synchronization signal C.SYNC separated according to the present invention is almost similar to the timing of the synchronization signal of the composite video signal Sv, so that the delay is eliminated.

이상에서 살펴본 바와 같이 본 발명은 복합영상신호의 동기신호 분리회로에 사용되어 입력되는 복합영상신호의 동기신호로부터 시간지연이 없이 디지탈 레벨의 수평동기신호와 수평동기신호를 분리할 수 있는 효과가 있다.As described above, the present invention has the effect of separating the horizontal synchronization signal and the digital synchronization signal of the digital level without time delay from the synchronization signal of the composite video signal input to be used in the synchronization signal separation circuit of the composite video signal. .

Claims

A synchronization signal separation circuit of a composite video synchronization signal for inputting a composite video signal to separate a horizontal synchronization signal and a vertical synchronization signal, comprising: an amplifier for inputting and amplifying the composite video signal; A clamping circuit for clamping the output of the amplifier; A comparator for detecting a complex synchronous signal by inputting the output of the clamping circuit; A second multivibrator configured to input the complex synchronous signal to form a pulse for a predetermined time, and to generate a horizontal synchronous signal to an input / output terminal by removing the equalized pulse according to the equalized pulse removal signal; A third multivibrator for outputting the equalization pulse removing signal to input the output of the other output terminal of the second multivibrator to remove the equalization pulse; And a vertical synchronous separator for separating the vertical synchronous signal by inputting the output of the comparator.