KR970005684B1 - Wiring method in semiconductor manufacturing - Google Patents

Wiring method in semiconductor manufacturing Download PDF

Info

Publication number
KR970005684B1
KR970005684B1 KR1019940007662A KR19940007662A KR970005684B1 KR 970005684 B1 KR970005684 B1 KR 970005684B1 KR 1019940007662 A KR1019940007662 A KR 1019940007662A KR 19940007662 A KR19940007662 A KR 19940007662A KR 970005684 B1 KR970005684 B1 KR 970005684B1
Authority
KR
South Korea
Prior art keywords
tungsten nitride
contact
film
titanium
layer
Prior art date
Application number
KR1019940007662A
Other languages
Korean (ko)
Other versions
KR950030264A (en
Inventor
김영선
박병률
박영욱
김용태
Original Assignee
삼성전자 주식회사
김광호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 김광호 filed Critical 삼성전자 주식회사
Priority to KR1019940007662A priority Critical patent/KR970005684B1/en
Publication of KR950030264A publication Critical patent/KR950030264A/en
Application granted granted Critical
Publication of KR970005684B1 publication Critical patent/KR970005684B1/en

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855After-treatment introducing at least one additional element into the layer
    • H01L21/76856After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76882Reflowing or applying of pressure to better fill the contact hole

Abstract

A method of forming a metal line of a semiconductor device includes the steps of depositing Ti in a contact hole formed on a silicon substrate to form a Ti layer, processing the Ti layer with NH3 plasma, and depositing tungsten nitride on the Ti layer processed with NH3 plasma using chemical vapor deposition method, to form a tungsten nitride layer. Accordingly, the tungsten nitride layer formed using plasma chemical vapor deposition having excellent step coverage is used as a diffusion blocking layer, to minimize the contact resistance.

Description

반도체소자 금속배선 형성방법Method for forming metal wirings for semiconductor devices

제1a도 내지 제1d도는 종래의 금속배선 형성방법의 일 예를 설명하기 위한 단면도들이고,1A to 1D are cross-sectional views illustrating an example of a conventional metal wiring forming method.

제2a도 및 제2b도는 종래의 텅스텐 질화막과 실리콘 기판과의 콘택특성을 설명하기 위한 그래프들이고,2A and 2B are graphs for explaining contact characteristics between a conventional tungsten nitride film and a silicon substrate.

제3a도 내지 제3f도는 본 발명에 의한 금속배선 형성방법의 일 예를 설명하기 위한 단면들이고,3a to 3f are cross-sectional views for explaining an example of a metal wiring forming method according to the present invention,

제4도는 본 발명에 따른 티타늄막과 실리콘 기판과 콘택 특성을 측정한 그래프이고,4 is a graph measuring contact properties with a titanium film, a silicon substrate according to the present invention,

제5a도 및 제5b도는 NH3플라즈마 처리를 실시한 경우와 실시하지 않은 경우의 콘택 개구부의 단면을 비교한 SEM 사진들이고,5A and 5B are SEM images comparing the cross sections of the contact openings with and without the NH 3 plasma treatment.

제6a도 및 제6b도는 NH3플라즈마 처리를 실시한 경우와 실시하지 않은 경우의 콘택 저항의 분포를 비교한 그래프들이고,6a and 6b are graphs comparing the distribution of contact resistance with and without NH 3 plasma treatment,

제7a도 및 제7b도는 본 발명에 따라 제조된 소자의 신뢰성 시험 결과를 나타내는 그래프들이고,7a and 7b are graphs showing the results of the reliability test of the device manufactured according to the present invention,

제8도 내지 제11도는 본 발명에 의한 실시예들을 나타내는 단면도들이다.8 to 11 are cross-sectional views showing embodiments according to the present invention.

본 발명은 고집적 반도체소자의 금속 배선 형성방법에 관한 것으로, 특히 확산 방지막(diffusion barrier)을 사용한 반도체소자는 금속배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings of highly integrated semiconductor devices, and more particularly to a method for forming metal wirings using a diffusion barrier.

반도체소자의 집적도는 점점 더 높아져 디자인 룰(design rule)이 1μm 이상의 배선에 알루미늄으로 사용하면 높은 전류밀도로 인하여 발생하는 일렉트로마이그레이션(electro-migration) 현상이 발생되고, 실리콘(Si)이 알루미늄내로 용해되어 들어가서 얕은 불순물 접합부의 단락(short)을 초래하는 정션 스파이킹(junction spiking)이 발생되며, 또한, 콘택개구부(contact hole)에서는 오믹 콘택(ohmic contact)이 더 작아지므로 콘택저항이 허용한계 이상으로 커지게 된다. 일반적으로, 콘택 저항의 증가는 크로스 토크(cross talk), RC 시간 지연, 전력소모 등의 문제를 발생시킨다.The degree of integration of semiconductor devices is getting higher, and when design rule is used as aluminum for wirings of 1μm or more, electro-migration phenomenon occurs due to high current density, and silicon (Si) is dissolved into aluminum. Junction spiking occurs, resulting in short impurity junctions, and shorter ohmic contacts at the contact holes, resulting in a smaller ohmic contact. It becomes bigger. In general, an increase in contact resistance causes problems such as cross talk, RC time delay, and power consumption.

한편, 이와 같은 알루미늄 배선의 문제점들을 해결하기 위해 알루미늄 도선과 실리콘 기판 사이에 확산 방지막(diffusion barrier)으로서 베리어 메탈(barrier metal)을 사용하는 방법이 제안되었다. 이 확산방지막은 도선(예컨데, 알루미늄)이나 기판(예컨대, 실리콘)등과 반응하지 않아야 하고, 부착특성이 좋아야 하며, 콘택저항이 낮아야 하고, 전기전도도 및 열전도도가 높아야 한다.Meanwhile, in order to solve the problems of the aluminum wiring, a method of using a barrier metal as a diffusion barrier between the aluminum conductor and the silicon substrate has been proposed. This diffusion barrier film should not react with a conductive wire (eg aluminum) or a substrate (eg silicon), should have good adhesion characteristics, have low contact resistance, and have high electrical and thermal conductivity.

상기 특성들을 만족시키는 확산방지막의 일 예로 티타늄/티탄늄질화막(Ti/TiN)을 들어 종래의 금속배선 형성방법을 설명하고자 한다. 이 티타늄/티타늄질화막을 확산방지막으로 사용한 반도체소자의 제조방법이 제1a도 내지 제1d도에 도시되어 있다.As an example of the diffusion barrier layer that satisfies the above characteristics, a conventional metal wiring forming method will be described using a titanium / titanium nitride layer (Ti / TiN). A method of manufacturing a semiconductor device using this titanium / titanium nitride film as a diffusion barrier is shown in FIGS. 1A to 1D.

제1a도를 참조하며, 반도체기판(10)상에 필드산화막(20)으로 소자분리영역을 정의하고, 상기 기판(10)에 불순물을 주입하여 소오스/드레인 영역(30)을 형성한다. 이어서 콘택이 형성될 절연막 예컨데, 산화막(40)을 성장시킨다.Referring to FIG. 1A, a device isolation region is defined by a field oxide film 20 on a semiconductor substrate 10, and impurities are implanted into the substrate 10 to form a source / drain region 30. Subsequently, an insulating film on which a contact is to be formed, for example, an oxide film 40 is grown.

제1b도를 참조하면, 사진식각공정으로 상기 산화막(40)을 식각하여 콘택 개구부(h)를 형성한다.Referring to FIG. 1B, a contact opening h is formed by etching the oxide layer 40 by a photolithography process.

제1c도를 참조하면, 상기 소오스/드레인 영역(30)과 오믹 콘택을 하는 티타늄을 상기 산화막(40) 위의 콘택 개구부(contact hole, h)내부에 스퍼터링(sputtering)방법으로 300∼900Å 두께로 증착하여 오믹층(ohmic layer)으로서 티타늄막(50)을 형성하고, 이어서 질화티타늄을 같은 스퍼터링 방법에 의해 600∼2000Å의 두께로 상기 티타늄막(50) 위에 증착하여 확산 방지막으로서 티타늄질화막(60)을 형성한다.Referring to FIG. 1C, titanium, which is in ohmic contact with the source / drain region 30, is sputtered into the contact hole on the oxide layer 40 to a thickness of 300 to 900 kPa. Vapor deposition to form a titanium film 50 as an ohmic layer, and then titanium nitride is deposited on the titanium film 50 to a thickness of 600 to 2000 microseconds by the same sputtering method to form a titanium nitride film 60 as a diffusion barrier. To form.

제1d도를 참조하면, 상기 증착된 티타늄 질화막(60) 상에 전도를 예컨데, 알루미늄을 증착하여 배선층(70)을 형성한다.Referring to FIG. 1D, conductive may be deposited on the deposited titanium nitride layer 60, for example, to form the wiring layer 70.

참조부호 65는 단차도포성 불량에 의해 형성된 기공을 나타낸다.Reference numeral 65 denotes pores formed by poor step coatability.

스퍼터링 방법에 의해 형성되는 확산방지막 예컨데, 티타늄/티타늄질화막은 콘택개구부의 어스팩트비(aspect ratio; 콘택개구부의 폭에 대한 깊이의 비)가 증가함에 따라 단차도포성(step coverage)이 불량하게 되어 콘택개구부에서의 기공(void, 65)을 형성하고, 상기 기공은 배선의 단락을 유발하여 소자의 신뢰성을 저하시키는 문제점을 가지고 있다. 최근에는 콜리메이터(collimator)를 이용한 스퍼터링 방식이 연구되어지고 있으나 이 방식 또한 콘택 사이즈 감소에 따른 콘택개구부의 어스팩트비 증가로 기공이 없는 콘택 매몰은 어렵다. 따라서, 단차도포성이 우수한 화학기상증착(CVD; chemical vapor deposition) 방법으로의 전환이 필요하게 되었다.For example, a titanium / titanium nitride film has a poor step coverage as the aspect ratio of the contact opening increases. The voids 65 are formed at the contact openings, and the pores cause short circuits of the wirings, thereby reducing the reliability of the device. Recently, a sputtering method using a collimator has been studied, but this method is also difficult to bury a contact without pores due to an increase in the aspect ratio of the contact opening due to a decrease in contact size. Therefore, there is a need to switch to a chemical vapor deposition (CVD) method having excellent step coverage.

최근에, 상술한 바와 같은 단차도포성의 문제를 해결하기 위해 플라즈마 화학증착법을 이용하여 텅스텐 질화막을 확산 방지막으로 증착시키는 방법이 제안되었다. 특히, 화학증착법을 이용함으로써 단차도포성을 개선함과 동시에, 확산방지막으로 지저항이 낮은 텅스텐 질화막을 사용함으로써 티타늄 질화막을 사용한 경우보다 콘택저항을 감소시키는 것이 가능하게 되었다. (텅스텐 질화막의 비저항은 30∼100μmΩ이고, 티타늄 질화막의 비저항은 200∼700μmΩ이다.) 상술된 방법은, 예를 들면, 대한민국 공개 특허 공보 제93-3281호(발명자 : 민석기외 1인) 및 제93-24105호(발명자 : 민석기 외 1인)에 개시되어 있다.In recent years, in order to solve the problem of step coverage as described above, a method of depositing a tungsten nitride film as a diffusion barrier film using a plasma chemical vapor deposition method has been proposed. In particular, by using the chemical vapor deposition method, it is possible to improve the step coverage property and to reduce the contact resistance as compared with the case of using the titanium nitride film by using a tungsten nitride film having a low resistivity as the diffusion barrier. (The specific resistance of the tungsten nitride film is 30 to 100 µmΩ and the specific resistance of the titanium nitride film is 200 to 700 µm .. 93-24105 (Inventor: Min Seok-ki and one other person).

그러나, 상기한 방법에 의하면, 비록 텡스텐 질화막의 비저항이 티타늄 질화막보다 낮다 하더라도, 텅스텐 질화막이 실리콘 기판과 오믹콘택을 이루지 못하므로 콘택저항을 높이는 결과을 초래하게 된다.However, according to the above method, even though the resistivity of the tungsten nitride film is lower than that of the titanium nitride film, the tungsten nitride film does not make ohmic contact with the silicon substrate, resulting in a higher contact resistance.

실리콘 기판(10)과 금속층(70)의 콘택 특성이 제2a도 및 제2b도에 도시되어 있다.The contact characteristics of the silicon substrate 10 and the metal layer 70 are shown in FIGS. 2A and 2B.

실리콘 기판(10)과 금속층(70)과의 콘택 특성은 실리콘 기판(10)과 금속층(70) 사아에 전압, 예컨대, -5V∼+5V를 인가하고, 그양단에서의 저항과 전류를 측정하여 각 전압에 대응되는 저항값과 전류값을 그래프상에 도시함으로써 얻어진다.The contact property between the silicon substrate 10 and the metal layer 70 is applied to the silicon substrate 10 and the metal layer 70 by applying a voltage, for example, -5V to + 5V, and measuring resistance and current at both ends thereof. It is obtained by showing the resistance value and the current value corresponding to each voltage on the graph.

제2a도는 이상적인 오믹 콘택 특성을 나타내는 그래프이다. 두 물질 예컨데, 금속과 반도체가 오믹 콘택 특성을 갖는다는 것은 두 물질이 선형적인 전압(V)-전류(1) 특성을 갖는 것을 말한다. 이상적인 오믹 콘택을 하는 경우의 전압-잔류 특성은 전압이 증가함에 따라 전류는 양방향(+, -) 모두 1/저항(1/R)의 기울기를 가지고 증가하며(가선 참조), 일정한 저항을 갖는다(나선 참조).2A is a graph showing ideal ohmic contact characteristics. Two materials, for example, that metal and semiconductor have ohmic contact properties means that both materials have linear voltage (V) -current (1) properties. In the case of the ideal ohmic contact, the voltage-residual characteristic increases as the voltage increases, the current increases with the slope of 1 / resistance (1 / R) in both directions (+,-) (see line) and has a constant resistance (see See helix).

제2b도는 텅스텐 질화막과 n+기판과의 콘택 특성을 상기의 방법에 따라서 측정한 결과를 나타내는 그래프이다. 먼저, 전압-전류 특성을 살펴보면, 오믹 콘택 특성과 같이 일정한 기울기를 갖지 못하고, 음(-)전압에서는 전압이 증가함에 따라 전류는 포물선 모양으로 증가하다가, 양(+)전압에서는 전압이 증가함에 따라 전류는 포물선 모양으로 감소한다(다선 참조). 결국, 전압-저항 특성에서 저항이 일정하지 않게 나타남을 볼 수 있다(라선 참조).2B is a graph showing the results of measuring contact characteristics between the tungsten nitride film and the n + substrate in accordance with the above method. First, the voltage-current characteristic does not have a constant slope as in the ohmic contact characteristic, and in the negative voltage, the current increases in a parabolic shape, and in the positive voltage, as the voltage increases. The current decreases parabolic (see polyline). As a result, it can be seen that the resistance appears to be inconsistent in the voltage-resistance characteristic (see line).

상기와 같이 금속과 반도체가 오믹 특성 즉, 전압-전류의 선형적인 특성을 갖지 않으면 콘택 저항의 증가를 초래한다. 상술한 바와같이, 이러한 콘택저항의 증가는 반도체소자워 크로스 토크, RC 시간 지연, 전력 소모 등의 문제를 일으킨다.As described above, when the metal and the semiconductor do not have the ohmic characteristic, that is, the linear characteristic of the voltage-current, the contact resistance is increased. As described above, such an increase in contact resistance causes problems such as semiconductor device cross talk, RC time delay, and power consumption.

따라서, 본 발명의 목적은 단차도포성이 우수한 플라즈마 화학증착법을 이용한 텅스텐 질화막을 확산방지막으로 사용함에 있어서, 콘택저항을 감소시켜, 보다 신뢰성 있는 반도체소자 금속배선 형성방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a more reliable method for forming a semiconductor device metal wiring by reducing the contact resistance when using a tungsten nitride film using the plasma chemical vapor deposition method having excellent step coverage as a diffusion barrier.

상기 목적을 달성하기 이해 본 발명은 실리콘 기판상의 콘택 개구부에 티타늄을 증착하여 티타늄막을 형성하는 단계 ; 상기 티타늄막 형성후 NH3플라즈마 처리를 실시하는 단계 ; 상기 NH3플라즈마 처리된 티타늄막 위에 질화 텅스텐을 화학기상증착방법으로 증착하여 텅스텐 질화막을 형성하는 단계를 구비하는 방도체 소자 금속배선 형성방법을 제공한다.To achieve the above object, the present invention comprises the steps of depositing titanium in the contact openings on the silicon substrate to form a titanium film; Performing NH 3 plasma treatment after forming the titanium film; It provides a method for forming a conductive element metal wiring comprising the step of depositing tungsten nitride by chemical vapor deposition method on the NH 3 plasma treated titanium film.

상기 공정은 상기 증착된 텅스텐 질화막 위에 금속을 증착하여 금속층을 형성하고 상기 금속층을 열처리하여 리플로우 시키는 공정을 더 포함할 수도 있다. 상기 금속은 알루미늄(Al), 알루미늄합금, 구리(Cu), 금(Au), 은(Ag), 몰리브덴(Mo), 코발트(Co) 및 텅스텐(W)으로 구성된 군에서 어느 하나를 선택하며, 상기 알류미늄합금은 알루미늄-1% 실리콘 또는 알루미늄-0.5%구리-1%실리콘을 사용한다.The process may further include a process of depositing a metal on the deposited tungsten nitride film to form a metal layer and heat treating the metal layer to reflow. The metal is selected from the group consisting of aluminum (Al), aluminum alloy, copper (Cu), gold (Au), silver (Ag), molybdenum (Mo), cobalt (Co) and tungsten (W), The aluminum alloy uses aluminum-1% silicon or aluminum-0.5% copper-1% silicon.

상기 텅스텐 질화막 형성을 위해 사용되는 화학기상증착방법은 플라즈마 화학기상 증착방법이다. 또한, 상기 NH3플라즈마 처리는 300∼400℃의 증착온도, 90-110W의 RF power, 0.05∼0.15 Torr의 증착압력하에서 실시하고 바람직하게는 350℃의 증착온도, 100W의 RF power, 0.1Torr의 증착압력하에서 실시한다. 상기 텅스텐 질화막은 200∼450℃의 증착온도, 30∼400W의 RF power, 0.05∼0.3 Torr의 증착압력하에서 형성하고, 바람직하게는 상기 NH3플라즈마 처리에서와 마찬가지로 350℃의 증착온도, 100W의 RF power, 0.1 Torr의 증착압력하에서 형성한다. 상기 콘택 개구부의 크기는 0.25μm 이상으로 형성하는 것이 바람직하다. 상기 텅스텐 질화막 형성시 상기 텅스텐질화물로 상기 콘택 개구부를 매몰시킬 수도 있는데(제8도 참조), 이 때의 콘택 개구부의 크기는 0.25μm 이하로 하는 것이 바람직하다. 상기 티타늄막 형성시 상기 티타늄 막을 콘택 개구부의 바닥부분에만 형성할 수도 있고(제9도 참조), 상기 티타늄막 형성후 텅스텐 질화물로 콘택 개구부를 채우도록 증착하고, 에치 백(etch back)을 실시한 다음 비저항이 낮은 금속을 증착하여 금속배선을 형성할 수도 있다(제10도 참조). 또한, 상기 텅스텐 질화물로 콘택 개구부를 매몰시키고 상기 텅스텐 질화막을 배선층으로 사용할 수도 있고(제11도 참조), 상기 텅스텐 질화막 증착 후 400℃ 이상의 온도에서 열처리를 실시하여 텅스텐 질화막의 산화 및 실리콘 기판과 티타늄의 반응을 유도할 수도 있다.The chemical vapor deposition method used to form the tungsten nitride film is a plasma chemical vapor deposition method. In addition, the NH 3 plasma treatment is performed at a deposition temperature of 300 to 400 ° C., an RF power of 90 to 110 W, a deposition pressure of 0.05 to 0.15 Torr, preferably a deposition temperature of 350 ° C., an RF power of 100 W, and 0.1 Torr. Carry out under deposition pressure. The tungsten nitride film is formed under a deposition temperature of 200 to 450 ° C., an RF power of 30 to 400 W, and a deposition pressure of 0.05 to 0.3 Torr. Preferably, the tungsten nitride film has a deposition temperature of 350 ° C. and an RF of 100 W as in the NH 3 plasma treatment. It is formed under a deposition pressure of power of 0.1 Torr. The size of the contact opening is preferably formed to be 0.25μm or more. When forming the tungsten nitride film, the contact opening may be buried with the tungsten nitride (see FIG. 8). In this case, the size of the contact opening is preferably 0.25 μm or less. When the titanium film is formed, the titanium film may be formed only at the bottom of the contact opening (see FIG. 9), and after the titanium film is formed, the titanium film is deposited to fill the contact opening with tungsten nitride, and then etch back is performed. Metal wiring with low resistivity may be deposited to form metal wiring (see FIG. 10). In addition, the contact opening may be buried with the tungsten nitride, and the tungsten nitride film may be used as a wiring layer (see FIG. 11). It can also induce a reaction.

본 발명은 텅스텐 질화막을 플라즈마 화학증착법으로 증착하기 전에 실리콘 기판과 오믹특성을 나타내는 티타늄막을 증착시킴과 동시에, 상기 텅스텐 질화막 증착시 필수적으로 사용되는 텅스텐 소스 가스(예컨데, WF6, 이하 WF6라 한다)와 상기 티타늄(Ti) 막과의 반응에 의해 생성되는 불화 티타늄(이하 TiF3라 한다)막의 생성을 NH3플라즈마 처리로 억제함으로써 낮은 콘택 저항을 얻는다.According to the present invention, a silicon film and a titanium film exhibiting ohmic properties are deposited before the tungsten nitride film is deposited by plasma chemical vapor deposition, and a tungsten source gas (eg, WF 6 , hereinafter referred to as WF 6 ) which is essentially used for the deposition of the tungsten nitride film. ) and the titanium (and Ti) titanium fluoride La (the TiF 3 produced by the reaction of the film) to obtain a low contact resistance by suppressing the film generated by the NH 3 plasma processing.

이하, 첨부한 도면을 참조하여 본 발명을 상세해 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

제3a도 내지 제3f도는 본 발명에 의한 반도체소자의 금속배선형성방법을 설명하기 위한 제1실시예를 나타내며, 상기 도면에서의 같은 참조 번호는 같은 물질을 나타낸다.3A to 3F show a first embodiment for explaining a metal wiring forming method of a semiconductor device according to the present invention, wherein like reference numerals in the drawings denote like materials.

제3a도는 콘택 개구부 형성 전의 단계를 나타내는 단면도이다. 실리콘 기판(10)상의 소자분리영역에 필드 산화막(20)을 통상적인 방법에 의해 성장시키고, 상기 기판(19)에 불순물을 주입하여 소오스/드레인 영역(30)을 형성한 다음, 상기 소오스/드레인 영역(30) 위에 절연막 예컨데, 산화막(40)을 성장시킨다. 상기 필드 산화막(20)은 3000∼4000Å 두께로, 상기 산화막(40)은 12000Å 두께로 성장시키고, 상기 불순물로는 인(P), 비소(As) 등과 같은 n형 불순물과, 붕소(B) 등과 같은 p형 불순물을 사용한다.3A is a cross-sectional view showing a step before forming a contact opening. The field oxide film 20 is grown in a device isolation region on the silicon substrate 10 by a conventional method, and impurities are implanted into the substrate 19 to form a source / drain region 30, and then the source / drain An insulating film, for example, an oxide film 40 is grown over the region 30. The field oxide film 20 is grown to a thickness of 3000 to 4000 GPa, the oxide film 40 is grown to 12000 GPa, and the impurities include n-type impurities such as phosphorus (P), arsenic (As), boron (B), and the like. The same p-type impurity is used.

제3b도는 상기 절연막에 콘택 개구부(h)를 형성하는 단계를 나타내는 단면도이다. 상기 산화막(40)상에 포토레지스트를 도포하고 이를 노광 및 현상하여 포토레지스트 패턴(도시되지 않음)을 형성한다. 이어서 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 산화막(40)을 반응성 이온 에칭(RIE)으로 식각하여 개구부(h)를 형성한다. 상기 개구부의 폭은 0.25μm 이상으로 형성하여 실리콘 기판과 알루미늄 배선을 연결한다.3B is a cross-sectional view illustrating a step of forming a contact opening h in the insulating film. A photoresist is applied on the oxide film 40 and exposed and developed to form a photoresist pattern (not shown). Subsequently, the oxide layer 40 is etched by reactive ion etching (RIE) using the photoresist pattern as an etching mask to form the opening h. The width of the opening is formed to be 0.25μm or more to connect the silicon substrate and the aluminum wiring.

제3c도는 상기 절연막(40) 상에 오믹 층(50)을 형성하는 단계를 나타내는 단면도이다. 상기 식각된 절연막(40) 위에 티타늄을 스퍼터링 방법으로 200∼1000Å 두께로 증착하여 오믹 층, 예컨대, 티타늄막(50)을 형성한다. 상기 티타늄막(50)이 상기 실리콘 기판(30)과 오믹 콘택 특성을 갖도록 바람직하게는 800Å 두께로 증착한다.3C is a cross-sectional view illustrating a step of forming an ohmic layer 50 on the insulating layer 40. Titanium is deposited on the etched insulating film 40 to a thickness of 200 to 1000 Å by sputtering to form an ohmic layer, for example, a titanium film 50. The titanium film 50 is preferably deposited to a thickness of 800 Å so as to have ohmic contact characteristics with the silicon substrate 30.

제3d도는 상기 증착된 티타늄막(50) 위에서 NH3플라즈마 처리를 실시하는 단계를 나타내는 단면도이다. 후속 공정에서 텅스텐 질화막을 형성하기 위해 사용되는 WF6소스 가스와 상기 증착된 티타늄막(50)과의 결합으로 생성되는 TiF3화합물은 콘택저항을 증가시킨다. NH3는 질소 분위기의 챔버내로 투입되어 N+, 3H-로 분리되며, 상기 N+이온은 상기 티타늄막(50)과 반응하여 질화 티타늄을 형성하고, 후속 공정에서 주입되는 WF6가스의 F와 Ti와의 반응을 반지하여 TiF3의 생성을 억제한다. 참조부호 55는 HN3의 플라즈마 상태를 표시한다. 상기 NH3플라즈마 처리는 후속공정인 텅스텐 질화막 증착 공정이 실시되는 챔버와 동일한 챔보내에서 실시되며, 300∼400℃의 증착온도, 90∼110W의 RF power, 0.05∼0.15 Torr의 증착압력하에서 실시한다. 바람직하게는 350℃의 증착온도, 100W의 RF power, 0.1 Torr의 증착압력하에서 실시한다. NH3 플라즈마 처리의 실시 여부에 따른 결과 즉, NH3플라즈마 처리를 실시한 경우와 실시하지 않은 경우의 단면 SEM 사진을 제5a도 및 제5b도에 나타내고, 콘택 저항분포의 비교 데이타는 제6a도 및 제6b도에 나타낸다.3d is a cross-sectional view showing a step of performing NH 3 plasma treatment on the deposited titanium film 50. In a subsequent process, the TiF 3 compound produced by combining WF 6 source gas used to form the tungsten nitride film with the deposited titanium film 50 increases the contact resistance. NH 3 is introduced into a chamber in a nitrogen atmosphere and separated into N + , 3H , and the N + ions react with the titanium film 50 to form titanium nitride, and the F of the WF 6 gas injected in a subsequent process Ring reaction with Ti to inhibit the production of TiF 3 . Reference numeral 55 denotes a plasma state of HN 3 . The NH 3 plasma treatment is carried out in the same chamber as the chamber in which the tungsten nitride film deposition process, which is a subsequent process, is carried out under a deposition temperature of 300 to 400 ° C., an RF power of 90 to 110 W, and a deposition pressure of 0.05 to 0.15 Torr. . Preferably it is carried out at a deposition temperature of 350 ℃, RF power of 100W, deposition pressure of 0.1 Torr. Result according to the embodiment whether the NH3 plasma process that is, represents a cross-sectional SEM photograph of the case is not conducted in the case subjected to the NH 3 plasma process in Fig claim 5a also and the 5b, compared to the data of the contact resistance distribution of the 6a also and the 6b is shown.

제3e도는 확산 방지막(63)을 형성하는 단계를 나타내는 단면도이다. 상기 NH3플라즈마 처리된 데이타는 제6a도 및 제6b도에 나타낸다.3E is a cross-sectional view showing the step of forming the diffusion barrier 63. The NH 3 plasma treated data is shown in FIGS. 6a and 6b.

제3e도는 확산 방지막(63)을 형성하는 단계를 나타내는 단면도이다. 상기 NH3플라즈마 처리된 티타늄(53) 상에 질화 텅스텐을 화학기상증착법, 예컨대, 플라즈마 화학기상증착법(PECVD; glasma enhanced chemical vapor evaporation)에 의해 증착하여 텅스텐 질화막(63)을 확산 방지막으로 형성한다.3E is a cross-sectional view showing the step of forming the diffusion barrier 63. Tungsten nitride is deposited on the NH 3 plasma treated titanium 53 by chemical vapor deposition, for example, plasma enhanced chemical vapor evaporation (PECVD) to form a tungsten nitride layer 63 as a diffusion barrier.

상기 텅스텐 질화막(63)은 200∼450℃의 증착온도와 30∼400W의 RF power, 0.05∼0.3 Torr의 증착압력하에서 50∼1000Å의 증착두께를 갖도록 증착한다. 바람직하게는 상기 티타늄막(50) 형성에서와 마찬가지로 350℃의 증착온도, 100W의 FR power, 0.1 Torr의 증착압력하에서 실시한다.The tungsten nitride film 63 is deposited to have a deposition thickness of 50 to 1000 Pa at a deposition temperature of 200 to 450 ° C., an RF power of 30 to 400 W, and a deposition pressure of 0.05 to 0.3 Torr. Preferably, as in the formation of the titanium film 50, it is carried out at a deposition temperature of 350 ℃, FR power of 100W, deposition pressure of 0.1 Torr.

필요에 따라서 상기 텅스텐 질화막(63) 증착 후 400℃ 이상의 온도에서 열처리를 실시하여 상기 텅스텐 질화막(63)의 산화 및 상기 소오스/드레인 영역(30)에 있는 실리콘과 상기 티타늄막(50)에 있는 티타늄과이 반응을 유도하여 티타늄 실리사이드를 형성할 수도 있다.If necessary, after the deposition of the tungsten nitride film 63, heat treatment is performed at a temperature of 400 ° C. or higher to oxidize the tungsten nitride film 63 and the silicon in the source / drain region 30 and the titanium in the titanium film 50. And may induce the reaction to form titanium silicide.

제3f도는 배선층(70)을 형성하는 단계를 나타내는 단면도이다. 상기 텅스텐 질화막(63) 위에 금속을 스퍼터링 방법으로 증착하여 금속층을 형성한 다음 상기 금속을 용융점 이하의 고온에서 진공중에서 열처리 하여 리플로우(reflow)시켜서 콘택을 기공없이 매몰하는 배선층(70)을 형성한다. 상기 금속으로서는 예를 들면, 알루미늄-1%실리콘 또는 알루미늄-0.5%구리-1%실리콘 등과 같이 실리콘 성분을 함유하는 알루미늄합금을 사용한다.3F is a cross-sectional view showing the step of forming the wiring layer 70. A metal layer is formed on the tungsten nitride film 63 by sputtering to form a metal layer, and then the metal is heat-treated in vacuum at a high temperature below the melting point to reflow to form a wiring layer 70 to bury the contact without pores. . As the metal, for example, an aluminum alloy containing a silicon component such as aluminum-1% silicon or aluminum-0.5% copper-1% silicon is used.

제4도는 티타늄막과 실리콘 기판의 n+영역과의 콘택 특성을 측정한 결과이며, 콘택 특성은 제2a도 및 제2b도와 관련하여 제시된 방법과 동일하게 측정하였다. 전류-전압 특성은 제2a도의 이상적인 오믹 특성에서 보여진 것처럼 선형적인 특성을 나타냈으며(마선 참조), 저항 또한 이상적이 오믹 특성에서 나타나는 것처럼 일정한 값을 나타냈다(바선 참조). 마선의 기울기는 저항이 역수를 나타낸다.4 is a result of measuring the contact characteristics between the titanium film and the n + region of the silicon substrate, and the contact characteristics were measured in the same manner as the method described with reference to FIGS. 2a and 2b. The current-voltage characteristic was linear as shown by the ideal ohmic characteristic in FIG. 2a (see line), and the resistance also showed a constant value as shown by the ideal ohmic characteristic (see line). The slope of the spiral is the inverse of the resistance.

그러므로, 상기 특정 결과로부터 티타늄막(50)과 실리콘 기판(30)과는 오믹 콘택을 이룸을 알 수 있다.Therefore, it can be seen from the above specific result that the titanium film 50 and the silicon substrate 30 are in ohmic contact.

제5a도 및 제5b도는 상기 실시예의 공정 중 NH3플라즈마 처리 단계에서, 상기 NH3 플라즈마 처리 유, 무에 따른 콘택 기구부이 단면을 비교한 SEM 사진이다.5a 5b and the second is a turning in the NH 3 plasma process step of the embodiment of the process, compared to the contact gigubuyi cross section according to the NH3 plasma processing oil, non-SEM picture.

제5a도는 티타늄은 300Å의 두께로 증착한 후 NH3플라즈마 처리를 실시하지 않고, 질화 텅스텐을 900Å의 두께로 증착하여 수득한 콘택 개구부이 단면을 나타내는 SEM 사진으로서, 상시 텅스텐 질화막 증착시 사용되는 텅스텐 소스 가스 (WF3)와 상기 증착된 티타늄(Ti)과의 화학반응으로 생성되는 TiF3층이 티타늄막(Ti)과 텅스텐 질화막(WNx)의 사이에 생성되어 있음을 보여준다.FIG. 5A is a SEM photograph showing a cross section of a contact opening obtained by depositing tungsten nitride at a thickness of 900 kPa without performing NH 3 plasma treatment after depositing titanium at a thickness of 300 kPa. It is shown that a TiF 3 layer formed by the chemical reaction between gas (WF 3 ) and the deposited titanium (Ti) is formed between the titanium film (Ti) and the tungsten nitride film (WN x ).

제5b도는 상기 티타늄을 300Å의 두께로 증착한 후 상기 실시예 1의 방법에 따라 NH3 플라즈마 처리를 실시하고, 질화 텅스텐을 900Å의 두께로 증착하여 수득한 콘택 개구부의 단면을 나타내는 SEM 사진으로, 상기 티타늄막과 상기 텅스텐 질화막의 계면에 어떤 막도 생성되어 있지 않음을 보여준다.FIG. 5b is a SEM photograph showing a cross section of a contact opening obtained by depositing the titanium to a thickness of 300 kPa and performing NH3 plasma treatment according to the method of Example 1, and depositing tungsten nitride to a thickness of 900 kPa. It is shown that no film is formed at the interface between the titanium film and the tungsten nitride film.

제6a도 내지 제6b도 상기 실시예의 공정 중 NH3플라즈마 처리 단계에서, 상기 NH3플라즈마 처리 유, 무에 따른 콘택 저항의 분포를 보여준다. 즉, TiF3층이 콘택 저항에 미치는 영향을 보여주는 것이다.6A to 6B also show the distribution of contact resistance with and without the NH 3 plasma treatment in the NH 3 plasma treatment step of the above embodiment. That is, it shows the effect of the TiF 3 layer on the contact resistance.

상기 콘택 저항은 하나의 메탈 라인에서 직렬로 존재하는 콘택 층 저항을 측정하고, 측정된 총저항을 총 콘택 수로 나누어 얻은 것이다.The contact resistance is obtained by measuring contact layer resistance existing in series on one metal line, and dividing the measured total resistance by the total number of contacts.

제6a도는 NH3플라즈마 처리를 실시하지 않았던 경우에 있어서, 콘택 사이즈가 각각 0.44×0.52μ㎡(a선 참조). 0.6/0.8㎛2(b선 참조), 1.0/1.0㎛2(c선 참조)일 때의 콘택 저항의 분포를 보여준다.FIG. 6A shows that the contact sizes are 0.44 x 0.52 µm 2 (see line a) when the NH 3 plasma treatment is not performed. 0.6 / 0.8㎛ 2 (see line b), it shows the distribution of the contact resistance when the 1.0 / 1.0㎛ 2 (see line c).

콘택 사이즈가 큰 경우(c선 참조) 콘택 저항의 분포는 0Ω∼500Ω까지 거의 균일하게 분포하지만, 콘택 사이즈가 작아짐에 따라(a선 및 b선 참조) 콘택 저항은 1000Ω∼5000Ω에 걸쳐 넓게 분포함을 알 수 있다.When the contact size is large (see line c), the contact resistance is distributed almost uniformly from 0Ω to 500Ω, but as contact size decreases (see line a and b), the contact resistance is widely distributed over 1000Ω to 5000Ω. It can be seen.

제6b도는 NH3플라즈마 처리를 실시하였던 경우에 있어서, 콘택사이즈가 각각 0.45/0.55㎛2(d선 참조), 0.5/0.6㎛2(e선 참조), 0.6/0.7㎛2(f선 참조), 0.1/1.0㎛2(g선 참조)일 때의 콘택 저항의 분포를 보여준다.6B shows that the contact sizes are 0.45 / 0.55 μm 2 (see line d), 0.5 / 0.6 μm 2 (see line e), and 0.6 / 0.7 μm 2 (see line f) when NH 3 plasma treatment is performed. , Shows the distribution of contact resistance at 0.1 / 1.0 μm 2 (see g line).

우선, 컨택 사이즈가 작은 경우나 콘택 사이즈가 큰 경우 모두 콘택 저항은 거의 균일하게 분포한다.First, the contact resistance is almost uniformly distributed in the case where the contact size is small or the contact size is large.

콘택 사이즈가 갈거나 유사한 경우의 콘택 저항을 제6a도와 비교해 보면, 콘택 사이즈가 큰 경우의 콘택 저항은 제6a도와 근사한 값을 갖지만 콘택 사이즈가 작은 경우에는 제6a도보다 훨씬 작은 콘택 저항을 가짐을 알 수 있었다. (상기 두 그래프를 참조함에 있어서, 두 그래프의 저항 범위가 다름에 유의 한다.) 예를 들면, 같은 콘택 사이즈(1.0/1.0㎛2)를 갖는 제6a도의 c선과 제6b도의 g선은 200!300Ω의 콘택 저항을 가진다. 그런, 유사한 콘택 사이즈인 제6a도의 a선(0.44/0.52㎛2)과 제6b도의 d선(0.45/0.55㎛2)을 비교하면 a선은 2000∼5000Ω 사이에 분포하는 큰 콘택 저항을 갖고 d선은 325∼375Ω 사이에 분포하는 작은 콘택 저항을 갖는다. 결론적으로, NH3플라즈마 처리를 실시한 경우의 콘택 저항은 실시하지 않은 경우보다 훨씬 낮은 콘택 저항을 가지며 그 분포도 균일하다.Comparing the contact resistance in the case of thin or similar contact sizes with FIG. 6a, the contact resistance in the case where the contact size is large has an approximate value in FIG. 6a, but the contact resistance in the case where the contact size is small is much smaller than that in FIG. Could know. (Note that the two graphs have different resistance ranges in reference to the two graphs above.) For example, lines c of FIG. 6a and gb of FIG. 6b having the same contact size (1.0 / 1.0 µm 2 ) are 200! It has a contact resistance of 300 mA. If so, comparing the size of the similar contact line 6a degree a (0.44 / 0.52㎛ 2) and the d-line 6b-degree (0.45 / 0.55㎛ 2) a line has a large contact resistance is distributed between 2000~5000Ω d The line has a small contact resistance distributed between 325 and 375 kΩ. In conclusion, the contact resistance in the case of NH 3 plasma treatment has a much lower contact resistance than the case in which the NH 3 plasma treatment is not performed, and the distribution thereof is uniform.

제7a도 내지 제7b도는 티타늄/텅스텐 질화막/알루미늄 구조의 배선을 사용한 소자워 신뢰성 시험결과이다.7A to 7B show results of a device war reliability test using a wiring of a titanium / tungsten nitride film / aluminum structure.

상기 신뢰성 시험은 고온저장시험(HTS; high temperature storage)을 450℃의 온도에서 48시간 동안 진행하였으며, 소자에 열악한 조건을 가해줌으로써 상기 티타늄막(50)과 텅스텐 질화막(63)의 신뢰성을 시험하는 가정 일반적인 조건으로 알려져 있다. 그래프 상에서의 제1도시점은 종래기술인 티타늄/티타늄질화막/알루미늄 구조의 배선층은 갖는 소자를 400℃의 온도에서 30분간 얼로이(alloy)한 결과이 며, 제2도시점은 본발명에 따르는 티타늄/ 텅스텐 질화막/ 알루미늄 구조의 배선층의 갖는 소자를 역시 400℃의 온도에서 30분간 얼로이한 결과이다. 제3 내지 제6도시점은 450℃의 온도에서 각각 6시간, 12시간, 48시간 시험을 진행한 후의 결과를 나타낸다.The reliability test was performed for 48 hours at a high temperature storage test (HTS; high temperature storage) at a temperature of 450 ° C., and tested the reliability of the titanium film 50 and the tungsten nitride film 63 by applying poor conditions to the device. Assumptions are known as general conditions. The first point on the graph is a result of alloying a device having a conventional titanium / titanium nitride film / aluminum structure at a temperature of 400 ° C. for 30 minutes, and the second point is a titanium / titanium according to the present invention. The device having the tungsten nitride film / aluminum structure wiring layer was also a result of alloying at a temperature of 400 ° C. for 30 minutes. The third to sixth points show the results after the tests were conducted for 6 hours, 12 hours, and 48 hours, respectively, at a temperature of 450 ° C.

제7a도는 각기 다른 콘택 사이즈를 갖는 소자들의 콘택저항을 측정한 결과이다. 상기 콘택정하의 측정은 제6a도 및 제6b도와 관련하여 제시된 것과 동일한 방법으로 진행되었다.FIG. 7A is a result of measuring contact resistance of devices having different contact sizes. The measurement under contact tablet proceeded in the same manner as presented with respect to Figures 6a and 6b.

시험된 소자의 콘택 저항 규격은 500[Ω/콘택]이하이며, 제7a도에는 콘택사이즈 0.36/0.44㎛2[i선 참조], 0.40/0.482(j선 참조), 0.44/0.52㎛2(k선 참조), 0.6/0.68㎛2(l선 참조), 0.1/0.1㎛2(m선 참조)인 경우의 콘택 저항들이 도시되어 있다. 제3도시점 내지 제6도시점에 도시된 콘택 저항들은 종래 구조의 얼로이 결과(제1도시점 참조)나 본 발명에 따르는 구조의 올로이 결과(제2도시점 참조)와 별차이가 없었고, 모두 규격 내에 들어가는 양호한 특성을 나타낸다.The contact resistance specification of the tested device is 500 [µs / Contact] or less, and in Fig. 7a, the contact size is 0.36 / 0.44µm 2 [see line i], 0.40 / 0.48 2 (see line j), 0.44 / 0.52µm 2 ( reference line k), see 0.6 / 0.68㎛ 2 (l line), see 0.1 / 0.1㎛ 2 (m-line) it is contact resistance are shown in the case of. The contact resistors shown in FIGS. 3-6 were not different from the alloy results of the conventional structure (see point 1) or the alloy results of the structure according to the present invention (see point 2). Both exhibit good characteristics within the standard.

제7b도는 불순물 콘택 영역에서의 누설 전류를 측정한 결과를 나타낸다.7B shows the result of measuring leakage current in the impurity contact region.

상기 누설 전류는 반도체 기판(10)과 배선층(70) 사이에 전압을 인가하고 양단에서의 전류를 측정하여 얻은 것이다. 예를 들어, 소오스/드레인 영역(30)이 n+이고, 반도체 0 기판(10)이 p형인 경우(n+/p 구조)에는 반도체 기판(10)과 배선층(70)사이에 5V를 인가하고, 소오스/드레인 영역(30)이 p+이고, 반도체 기판(10)이 n형인 경우(p+/n 구조)에는 반도체 기판(10)과 배선층(70)사이에 -5V를 인가하여 누설전류를 측정한다.The leakage current is obtained by applying a voltage between the semiconductor substrate 10 and the wiring layer 70 and measuring the current at both ends. For example, when the source / drain region 30 is n + and the semiconductor 0 substrate 10 is p type (n + / p structure), 5V is applied between the semiconductor substrate 10 and the wiring layer 70. In the case where the source / drain region 30 is p + and the semiconductor substrate 10 is n-type (p + / n structure), -5V is applied between the semiconductor substrate 10 and the wiring layer 70 to reduce leakage current. Measure

누설 전류의 규격 한계는 시험된 소자의 경우 1×e-15[A/㎛]이고, 제7b도에서 볼 수 있듯이 n+/p 구조에서 측정된 결과와(n선 참조), p+/n 구조에서 측정된 결과(p건 참조)는 모두 규격을 만족했다.The specification limit for leakage current is 1xe-15 [A / μm] for the tested device, as shown in Figure 7b, with the results measured in the n + / p structure (see line n), p + / n The results measured in the structure (see p) all met the specification.

상기 신뢰성 시험의 양호한 결과는 본 발명에 따라 제조된 소자의 확산 방지막이 열악한 조건 하에서도 확산 방지막으로서의 역할을 수행할 수 있음을 보여준다.Good results of the reliability test show that the diffusion barrier of the device manufactured according to the present invention can serve as a diffusion barrier even under poor conditions.

실시예 2Example 2

상기 실시예 1에서 제3e도의 확산 방지막(63) 형성시 상기 텅스텐 질화물로 콘택을 매몰시켜 확산 방지막(66)을 형성하는 것을 제외하고는 본 실시예는 실시예 1과 동일한 방법으로 진행한다.Exemplary embodiments of the present invention are the same as those of the first embodiment except that the diffusion barrier layer 66 is buried in the tungsten nitride to form the diffusion barrier layer 66 when the diffusion barrier layer 63 of FIG. 3e is formed.

제8도는 본 발명의 제2실시예를 나타내는 단면도로, 상기 오믹층(50), 형성 이후 상기 텅스텐 질화무롬 상기 콘택을 매몰시켜 확산방지막(66)을 형성하고, 상기 확산 방지막(66)상에 금속을 증착하여 배선층(76)을 형성하는 공정을 나타내는 단면도이다.FIG. 8 is a cross-sectional view illustrating a second embodiment of the present invention, in which the ohmic layer 50 and the tungsten nitride nitride contact are buried to form a diffusion barrier 66, and then formed on the diffusion barrier 66 It is sectional drawing which shows the process of depositing a metal and forming the wiring layer 76. FIG.

실시예 3Example 3

상기 실시예 1에서 제3c도의 오믹 층(50) 형성시 콘택 개구부(h)의 바닥 부분에만 상기 티타늄을 증착하여 오믹 층(50)을 형성하는 것을 제외하고는 본 실시예는 실시예 1과 동일한 방법으로 진행한다.In the first embodiment, the present embodiment is the same as the first embodiment except that the ohmic layer 50 is formed by depositing the titanium only on the bottom portion of the contact opening h when the ohmic layer 50 of FIG. 3c is formed. Proceed with the method.

제9도는 본 발명의 제3실시예를 나타내는 단면도로, 상기 티타늄막(59) 형성시 상기 티타늄을 상기 콘택 개구부(h)의 바닥부분에만 증착하여 오믹 층(57)을 형성하고, 상기 오믹 층(57) 상에 텅스텐 질화물을 증착하여 확산 방지막(67)을 형성한 다음, 상기 확산 방지막(67) 상에 금속을 증착하여 배선층(76)을 형성하는 공정을 나타내는 단면도이다.FIG. 9 is a cross-sectional view showing a third embodiment of the present invention. In the formation of the titanium film 59, the titanium is deposited only on the bottom portion of the contact opening h to form an ohmic layer 57, and the ohmic layer Tungsten nitride is deposited on the 57 to form the diffusion barrier 67, and then metal is deposited on the diffusion barrier 67 to form the wiring layer 76.

실시예 4Example 4

상기 실시예 3에서 제9도의 확산 방지막(67) 형성시 상기 텅스텐 질화물로 톤택을 매몰시켜 확산 방지막(68)을 형성하는 것을 제외하고는 본 실시예는 실시예 3과 동일한 방법으로 진행한다.In the third embodiment, the present embodiment proceeds in the same manner as in the third embodiment except that the diffusion barrier layer 68 is buried in the tungsten nitride to form the diffusion barrier layer 68 when the diffusion barrier layer 67 of FIG. 9 is formed.

제10도는 본 발명의 제4실시예를 나타내는 단면도로, 상기 오믹 층(57)상에 상기 텅스텐 질화물을 상기 콘택을 매몰시키티도록 증착하여 확산 방지막을 형성하고(도시되지 않음) 상기 산화막(40)이 노출되도록 에치 백을 실시하여 상기 텅스텐 질화물로 콘택 개구부를 매몰시켜 확산 방지막(68)을 형성한 다음, 금속을 증착하여 8 배선층(78)을 형성하는 공정을 나타내는 단면도이다.10 is a cross-sectional view showing a fourth embodiment of the present invention, in which the tungsten nitride is deposited on the ohmic layer 57 to bury the contact to form a diffusion barrier (not shown), and the oxide film 40 ) Is a cross-sectional view showing a process of etching back to expose the contact openings with tungsten nitride to form a diffusion barrier film 68 and then depositing metal to form the eight wiring layer 78.

실시예 5Example 5

상기 실시예 1에서 3e도의 확산 방지막(63) 형성 및 제3f도의 배선층(70) 형성시 상기 확산 방지막(63) 형성에 사용되는 텅스텐 질화물로 콘택을 매몰시켜 확산 방지막(69)을 형성함과 동시에 배선층(69)을 형성하는 것을 제외하고는 본 실시예는 실시예 1과 동일한 방법으로 진행한다.In the first embodiment, when the diffusion barrier layer 63 of FIG. 3e and the wiring layer 70 of FIG. 3f are formed, the contact is buried with tungsten nitride used to form the diffusion barrier layer 63 to form the diffusion barrier layer 69. Except for forming the wiring layer 69, the present embodiment proceeds in the same manner as in the first embodiment.

제11도는 본 발명의 제5실시예를 나타내는 단면도로서, 삭 오믹 층(53) 상에 상기 텅스텐 질화물을 두껍게 증착하여8 콘택을 매몰시켜 확산 방지지막(69)을 형성함과 동시에 배선층(69)을 형성하는 공정을 나타내는 단면도이다.FIG. 11 is a cross-sectional view showing a fifth embodiment of the present invention, in which the tungsten nitride is deposited thickly on the sacks ohmic layer 53 to bury 8 contacts to form a diffusion barrier film 69 and at the same time the wiring layer 69 It is sectional drawing which shows the process of forming a metal.

이상, 상술한 바와 같이 본 발명에 의하면 플라즈마 호 학증착법으로 텅스텐 질화막을 증착하기 전에 실리콘 기판과 오 믹 층(ohmic layer)인 티타늄을 증착하고 NH3플라즈마 처리를 실시함으로써 단차도포성이 우수하고 기공이 없는 콘택 매몰은 물론, 낮은 콘택저항을 갖는 신뢰성 있는 금속배선 형성이 가능하다.As described above, according to the present invention, before depositing the tungsten nitride film by the plasma arc deposition method, the silicon substrate and the ohmic layer titanium are deposited and NH 3 plasma treatment is performed to provide excellent step coverage and pores. It is possible to form a reliable metal wiring with low contact resistance as well as contactless free buried.

본 발명은 상기 실시예에만 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea to which the present invention pertains.

Claims (16)

실리콘 기판상이 콘택 개구부에 티타늄을 증착하여 티타늄막을 형성하는 단계 ; 상기 티타늄막 형성우 NH3플라즈마 처리를 실시하는 단계 ; 상기 NH3플라즈마 처리된 티타늄막 위에 질화 텅스텐을 화학기상증착방법으로 증착하여 텅스텐 질화막을 형성하는 단계 ;를 구비하는 것을 특징으로하는 반도체 소자 금속배선 형성방법.Depositing titanium in the contact opening on the silicon substrate to form a titanium film; Performing NH 3 plasma treatment on the titanium film formation; And depositing tungsten nitride by chemical vapor deposition on the NH 3 plasma treated titanium film to form a tungsten nitride film. 제1항에 있어서, 상기 텅스텐 질화막 위에 금속을 증착하여 금속층을 형성하고 상기 금속층을 열처리하여 리플로우 시키는 단계를 더 구비하는 것을 특징으로 하는 반도체소자 금속배선 형성방법.The method of claim 1, further comprising depositing a metal on the tungsten nitride layer to form a metal layer, and heat treating and reflowing the metal layer. 제2항에 있어서, 상기 금속은 알루미늄(Al), 알루미늄합금, 구리(Cu), 금(Au), 은(Ag), 몰리브젠(Mo), 코발트(Co) 및 텅스텐(W)으로 구성된 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체소자 금속배선 형성방법.The method of claim 2, wherein the metal is composed of aluminum (Al), aluminum alloy, copper (Cu), gold (Au), silver (Ag), molybdenum (Mo), cobalt (Co) and tungsten (W). The semiconductor device metal wiring forming method, characterized in that any one selected from the group. 제3항에 있어서, 상기 알루미늄합금은 알루미늄-1%실리콘 또는 알루미늄-0.5%구리-1%실리콘일 것을 특징으로 하는 반도체소자금속배선 형성방법.4. The method of claim 3, wherein the aluminum alloy is aluminum-1% silicon or aluminum-0.5% copper-1% silicon. 제1항에 있어서, 상기 화학기상증착방법은 플라즈마 화학기상증착방법인 것을 특징으로 하는 반도체소자 금속배선 형성방법.The method of claim 1, wherein the chemical vapor deposition method is a plasma chemical vapor deposition method. 제1항에 있어서, 상기 NH3플라즈마 처리는 300∼400℃의 증착온도, 90∼110W의 RF power, 0.05∼0.15 Torr의 증착압력하에서 실시하는 것으로 특징으로 하는 반도체소자 금속배선 형성방법.The method of claim 1, wherein the NH 3 plasma treatment is performed at a deposition temperature of 300 to 400 ° C., an RF power of 90 to 110 W, and a deposition pressure of 0.05 to 0.15 Torr. 제6항에 있어서, 상기 증착온도는 350℃이고, 상기 RF power는 100W이고, 상기 증착압력은 0.1 Torr인 것을 특징으로 하는 반도체소자 금속배선 형성방법.The method of claim 6, wherein the deposition temperature is 350 ° C., the RF power is 100 W, and the deposition pressure is 0.1 Torr. 제1항에 있어서, 상기 텅스텐 질화막은 200∼450℃의 증착온도, 30∼400W의 RF power, 0.05∼0.3 Torr의 증착압력하에서 형성하는 것을 특징으로 하는 반도체소자 금속배선 형성방법.The method of claim 1, wherein the tungsten nitride film is formed at a deposition temperature of 200 to 450 ° C., an RF power of 30 to 400 W, and a deposition pressure of 0.05 to 0.3 Torr. 제8항에 있어서, 상기 증착온도는 350℃이고, 상기 RF power는 100W이고, 상기 증착압력은 0.1 Torr인 것을 특징으로 하는 반도체소자 금속배선 형성방법.The method of claim 8, wherein the deposition temperature is 350 ° C., the RF power is 100 W, and the deposition pressure is 0.1 Torr. 제1항에 있어서, 상기 콘택 개구부의 크기는 0.25㎛이상인 것을 특징으로 하는 반도체소자 금속배선 형성방법.The method of claim 1, wherein the contact opening has a size of 0.25 μm or more. 제2항에 있어서, 상기 텅스텐 질화막 형성시 상기 텅스텐질화물로 상기 콘택 개구부를 매몰시키는 것을 특징으로 하는 반도체소자 금속배선 형성방법.The method of claim 2, wherein the contact opening is buried with the tungsten nitride when the tungsten nitride film is formed. 제11항에 있어서, 상기 콘택 개구부의 크기는 0.25㎛ 이하인 것을 특징으로 하는 반도체소자 금속배선 형성방법.12. The method of claim 11, wherein the contact opening has a size of 0.25 µm or less. 제2항에 있어서, 상기 티타늄막 형성시 상기 티타늄 막을 콘택 개구부의 바닥부분에만 형성하는 것을 특징으로 하는 반도체소자 금속배선 형성방법.The method of claim 2, wherein the titanium film is formed only at a bottom portion of the contact opening when the titanium film is formed. 제13항에 있어서, 상기 텅스텐 질화막 증착 후 상기 텅스텐 질화막의 에치 백(etch back)을 실하여 상기 텅스텐 질화막으로 콘택 개구부를 매몰하는 것을 특징으로 하는 반도체소자 금속배선 형성방법.15. The method of claim 13, wherein after the tungsten nitride film is deposited, an etch back of the tungsten nitride film is applied to bury a contact opening in the tungsten nitride film. 제1항에 있어서, 사기 텅스텐질화물로 콘택 개구부를 매몰시키고 상기 텅스텐질화막을 배선층으로 사용하는 것을 특징으로 하는 반도체소자 금속배선 형성방법.2. The method for forming a semiconductor device metal wiring according to claim 1, wherein the contact opening is buried in fructose tungsten nitride and the tungsten nitride film is used as a wiring layer. 제1항 또는 제2항에 있어서, 상기 텅스텐 질화막 증착 후 400℃이상의 온도에서 열처리를 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자 금속배선 형성방법.The method of claim 1, further comprising performing heat treatment at a temperature of 400 ° C. or higher after depositing the tungsten nitride film.
KR1019940007662A 1994-04-12 1994-04-12 Wiring method in semiconductor manufacturing KR970005684B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940007662A KR970005684B1 (en) 1994-04-12 1994-04-12 Wiring method in semiconductor manufacturing

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940007662A KR970005684B1 (en) 1994-04-12 1994-04-12 Wiring method in semiconductor manufacturing

Publications (2)

Publication Number Publication Date
KR950030264A KR950030264A (en) 1995-11-24
KR970005684B1 true KR970005684B1 (en) 1997-04-18

Family

ID=19380901

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940007662A KR970005684B1 (en) 1994-04-12 1994-04-12 Wiring method in semiconductor manufacturing

Country Status (1)

Country Link
KR (1) KR970005684B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100525903B1 (en) * 1998-06-05 2006-01-12 주식회사 하이닉스반도체 Metal wiring formation method of semiconductor device

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100266871B1 (en) * 1996-06-28 2000-10-02 김영환 Method of forming barrier in semiconductor device
KR100248804B1 (en) * 1996-12-30 2000-03-15 김영환 A method for forming metal wire in semiconductor device
KR100430682B1 (en) * 1996-12-31 2004-07-12 주식회사 하이닉스반도체 Method of forming metal line of semiconductor device for restraining reaction between metal lines
KR100510465B1 (en) * 1998-05-12 2005-10-24 삼성전자주식회사 Method for forming barrier metal layer in semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100525903B1 (en) * 1998-06-05 2006-01-12 주식회사 하이닉스반도체 Metal wiring formation method of semiconductor device

Also Published As

Publication number Publication date
KR950030264A (en) 1995-11-24

Similar Documents

Publication Publication Date Title
US6713875B2 (en) Barrier layer associated with a conductor layer in damascene structures
US5858873A (en) Integrated circuit having amorphous silicide layer in contacts and vias and method of manufacture thereof
US7217650B1 (en) Metallic nanowire interconnections for integrated circuit fabrication
US5614437A (en) Method for fabricating reliable metallization with Ta-Si-N barrier for semiconductors
KR100339179B1 (en) Copper interconnection structure incorporating a metal seed layer
US4507852A (en) Method for making a reliable ohmic contact between two layers of integrated circuit metallizations
US4630357A (en) Method for forming improved contacts between interconnect layers of an integrated circuit
US20040087148A1 (en) Copper interconnect by immersion/electroless plating in dual damascene process
EP0119497B1 (en) Method of forming electrode/wiring layer
JP3049487B2 (en) Metal wiring structure and method of forming the same
US5278099A (en) Method for manufacturing a semiconductor device having wiring electrodes
KR0147682B1 (en) Method for manufacturing metal wiring of semiconductor device
EP0509835A2 (en) Method for forming contact portion of semiconductor device
US6359160B1 (en) MOCVD molybdenum nitride diffusion barrier for CU metallization
US5447880A (en) Method for forming an amorphous silicon programmable element
KR0161116B1 (en) Formation method of metal layer in semiconductor
US4981816A (en) MO/TI Contact to silicon
US6331482B1 (en) Method of VLSI contact, trench, and via filling using a germanium underlayer with metallization
US7105928B2 (en) Copper wiring with high temperature superconductor (HTS) layer
KR970005684B1 (en) Wiring method in semiconductor manufacturing
KR100338941B1 (en) Contact forming method for semiconductor device
EP0209654B1 (en) Semiconductor device having wiring electrodes
US5350711A (en) Method of fabricating high temperature refractory metal nitride contact and interconnect structure
KR100190064B1 (en) Metalization method
KR100219058B1 (en) Process for forming metal interconnector of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060728

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee