KR100190064B1 - Metalization method - Google Patents
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Abstract
양질의 금속 배선층을 얻기 위한 반도체 장치의 금속 배선 형성 방법을 개시한다. 그 위에 절연막이 형성되어 있는 반도체기판 상에 금속배선층을 형성하는 방법에 있어서, 상기 절연막에 금속 배선 및 콘택홀이 형성될 부위를 정의하는 단계; 상기 결과물 상에 장벽층을 형성하는 단계; 상기 장벽층이 형성된 결과물 전면에 화학기상증착으로 형성될 알루미늄의 균일한 초기 핵 생성을 도모하기 위하여 하지막으로 비정질의 층(layer)을 증착하는 단계; 및 화학기상증착(CVD) 방법으로 상기 금속배선 부위 및 콘택홀 부위의 내부에만 알루미늄을 증착하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 금속배선층 형성방법을 제공한다. 따라서, 본 발명에 의하면 하지막 위에 초기 핵생성 영역을 골고루 분포시키도록 하지막으로 비정질의 층(layer)을 사용함으로써 콘택 채움이 용이하고 단차 도포성이 좋은 양질의 반도체 장치의 금속 배선층을 형성할 수 있다.A metal wiring formation method of a semiconductor device for obtaining a high quality metal wiring layer is disclosed. CLAIMS What is claimed is: 1. A method of forming a metallization layer on a semiconductor substrate having an insulating film formed thereon, the method comprising: defining a portion where a metal wiring and a contact hole are to be formed in the insulating film; Forming a barrier layer on the resultant; Depositing an amorphous layer with an underlayer to facilitate uniform initial nucleation of aluminum to be formed by chemical vapor deposition on the entire surface of the resultant barrier layer; And depositing aluminum only in the metal wiring portion and the contact hole portion by a chemical vapor deposition (CVD) method. Therefore, according to the present invention, an amorphous layer is used as the base film to evenly distribute the initial nucleation region on the base film, thereby forming a metal wiring layer of a high-quality semiconductor device with easy contact filling and good step coverage. Can be.
Description
본 발명은 반도체 장치의 금속 배선 형성 방법에 관한 것으로, 특히 화학기상증착(Chemical Vapor Deposition; 이하 CVD라 한다) 방법으로 금속을 증착할 때 콘택 채움(fill)이 용이하고 단차 도포성(step coverage)이 좋은 반도체 장치의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method for forming metal wirings in a semiconductor device, and in particular, facilitates contact filling and step coverage when depositing metal by Chemical Vapor Deposition (CVD). A metal wiring formation method of this good semiconductor device is related.
반도체 장치의 배선 방법은 반도체 장치의 속도, 수율 및 신뢰성을 결정하는 요인이 되기 때문에 반도체 제조 공정에서 중요한 위치를 점유하고 있다.The wiring method of the semiconductor device occupies an important position in the semiconductor manufacturing process because it is a factor for determining the speed, yield and reliability of the semiconductor device.
그러나, 반도체 장치의 배선 구조가 다층화됨에 따라 콘택홀의 경우, 횡방향과 같은 비율로 종방향의 기하학적 사이즈를 축소하기가 어려워져서 어스펙트 비(aspect ratio)가 증대일로에 있어, 콘택 채움의 어려움은 물론, 비평탄화, 불량한 단차 도포성(step coverage), 잔류성 금속 단락, 낮은 수율 및 신뢰성의 열화 등과 같은 문제점들이 발생하게 된다. 이에따라, 콘택 채움이 용이하고 단차 도포성이 좋은 CVD 공정을 널리 이용되고 있다.However, as the wiring structure of the semiconductor device is multilayered, in the case of contact holes, it is difficult to reduce the geometrical size in the longitudinal direction at the same ratio as the transverse direction, so that the aspect ratio is increased, so that the difficulty of filling the contacts is increased. Of course, problems arise such as unleveling, poor step coverage, residual metal shorts, low yield and reliability degradation. Accordingly, the CVD process which is easy to fill a contact and has good step application property is widely used.
하지만, CVD 공정에 있어서는 웨이퍼 표면에 자연산화막(native oxide)이 존재하면 금속 배선층이 불규칙한 휘스커(whisker) 형태로 자란다. 이를 해결하기 위한 방법으로 드라이 클리닝으로 사용되는 에칭가스 ClF3및 BCl3등으로 자연 산화막을 제거를 위한 전처리 기술이 다양하게 연구되어 지고 있다.However, in the CVD process, if a native oxide is present on the wafer surface, the metal wiring layer grows in an irregular whisker shape. In order to solve this problem, pretreatment techniques for removing a natural oxide film with etching gases ClF 3 and BCl 3 used as dry cleaning have been studied.
또 한가지 이와 더불어 CVD 금속 배선 공정에서 개선해야할 중요한 사항으로 대두되어지는 것은 CVD 공정에서 하지막의 결정성이다. 즉 CVD 공정을 실행 할 때 증착되는 금속은 하지막의 표면 상태에 민감한 반응을 보이므로 콘택 채움이 용이하고 단차 도포성이 좋은 양질의 금속 배선층을 얻기 위해서는 하지막 위에 초기 핵형성 위치(nucleration site)를 골고루 분포시키도록 하는 방법이 매우 중요하게 된다.Another important point to be improved in the CVD metallization process is the crystallinity of the underlying film in the CVD process. In other words, the metal deposited during the CVD process is sensitive to the surface state of the underlying film. Therefore, in order to obtain a high-quality metal wiring layer that is easy to fill the contact and has a high level coating property, an initial nucleation site is formed on the underlying film. The method of even distribution becomes very important.
도 1은 종래 기술의 결정질 물리기상증착(Physical Vapor Deposition: 이하 PVD라 한다)에 의한 티타늄 질화막(TiN)위에 증착되는 CVD-알루미늄의 초기 증착 특성을 나타낸다.FIG. 1 shows the initial deposition characteristics of CVD-aluminum deposited on a titanium nitride film (TiN) by prior art crystalline physical vapor deposition (PVD).
도면을 참조하면, 반도체 기판(2)위에 PVD-티타늄 질화막(4) 또는 PVD-티타늄을 장벽 물질(barrier material)로 사용하여 CVD-알루미늄(6)을 증착할 경우 PVD-티타늄 질화막은 원주형(columnar)구조를 가지므로 초기 알루미늄 핵 형성이 표면 에너지가 높은 표면 스텝이나 골 부분에 집중되어 나타난다. 이와같은 경우에는 결정질 하지막의 표면 상태 및 표면 에너지 분포에 의해 알루미늄의 핵형성이 제한되어 있어 콘택 채움이 용이하고 단차 도포성이 좋은 양질의 금속 배선층을 얻을 수 없게 된다.Referring to the drawings, when the CVD-aluminum 6 is deposited using the PVD-titanium nitride film 4 or the PVD-titanium as a barrier material on the semiconductor substrate 2, the PVD-titanium nitride film is columnar ( Because of its columnar structure, the initial aluminum nucleation is concentrated in the surface steps or valleys with high surface energy. In such a case, the nucleation of aluminum is limited by the surface state and surface energy distribution of the crystalline underlayer, thereby making it impossible to obtain a high-quality metal wiring layer with easy contact filling and good step coating property.
따라서, 본 발명의 목적은 금속 화학 기상 증착 공정이 하지막의 결정성, 표면 상태에 매우 민감한 반응을 보이므로 양질의 금속 배선층을 얻기 위하여 하지막 위에 초기 핵생성 위치를 골고루 분포시키도록 하는 반도체 장치의 금속 배선 형성 방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a semiconductor device which evenly distributes the initial nucleation sites on the underlying film in order to obtain a good metal wiring layer because the metal chemical vapor deposition process exhibits a very sensitive reaction to the crystallinity and surface state of the underlying film. A metal wiring forming method is provided.
도 1은 종래 기술의 결정질 물리기상증착에 의한 티타늄 질화막(TiN)위에 증착되는 CVD-알루미늄의 초기 증착 특성을 나타낸다.1 shows the initial deposition characteristics of CVD-aluminum deposited on a titanium nitride film (TiN) by crystalline physical vapor deposition of the prior art.
도 2 내지 도 6은 본 발명에 의해 하지막으로 비정질의 TiSiN층을 형성하는 반도체 소자의 금속 배선층 형성 방법을 순차적으로 도시한 단면도이다.2 to 6 are cross-sectional views sequentially illustrating a method for forming a metal wiring layer of a semiconductor device in which an amorphous TiSiN layer is formed from an underlying film according to the present invention.
도 7은 본 발명에 의한 CVD-알루미늄을 증착할 때 비정질의 TiSiN위에 증착되는 CVD-알루미늄의 초기 증착 특성을 나타낸다.7 shows the initial deposition characteristics of CVD-aluminum deposited on amorphous TiSiN when depositing CVD-aluminum according to the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
10 ... 실리콘기판 12 ... 절연층10 ... silicon substrate 12 ... insulation layer
14 ... 콘택홀 16 ... PVD-티타늄14 ... contact hole 16 ... PVD-titanium
16a... 티타늄실리사이드 18 ... PVD-티타늄 질화막16a ... Titanium silicide 18 ... PVD-titanium nitride
20 ... 비정질 TiSiN 22 ... CVD-알루미늄20 ... amorphous TiSiN 22 ... CVD-aluminum
상기 목적을 달성하기 위하여 본 발명은, 그 위에 절연막이 형성되어 있는 반도체기판 상에 금속배선층을 형성하는 방법에 있어서, 상기 절연막에 금속 배선 및 콘택홀이 형성될 부위를 정의하는 단계; 상기 결과물 상에 장벽층을 형성하는 단계; 상기 장벽층이 형성된 결과물 전면에 화학기상증착으로 형성될 알루미늄의 균일한 초기 핵 생성을 도모하기 위하여 하지막으로 비정질의 층(layer)을 증착하는 단계; 및 화학기상증착(CVD) 방법으로 상기 금속배선 부위 및 콘택홀 부위의 내부에만 알루미늄을 증착하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 금속배선층 형성방법을 제공한다.According to an aspect of the present invention, there is provided a method of forming a metal wiring layer on a semiconductor substrate having an insulating film formed thereon, the method comprising: defining a portion in which the metal wiring and the contact hole are formed; Forming a barrier layer on the resultant; Depositing an amorphous layer with an underlayer to facilitate uniform initial nucleation of aluminum to be formed by chemical vapor deposition on the entire surface of the resultant barrier layer; And depositing aluminum only in the metal wiring portion and the contact hole portion by a chemical vapor deposition (CVD) method.
상기 장벽층을 형성하는 단계 전에, 상기 금속배선 부위 및 콘택홀 부위가 정의된 결과물 상에 티타늄을 증착하여 콘택홀 보텀에만 실리사이드 시킨 후 남은 티타늄을 제거하는 단계를 더 구비하는 것이 바람직하다.Prior to forming the barrier layer, it is preferable to further include a step of removing titanium remaining after silicide only on the contact hole bottom by depositing titanium on the resultant metal and the contact hole region defined.
상기 알루미늄 대신에 구리(Cu), 텅스텐(W), 금(Au) 및 백금(Pt) 등을 화학기상증착 방법으로 사용할 수 있다.Instead of aluminum, copper (Cu), tungsten (W), gold (Au), and platinum (Pt) may be used as the chemical vapor deposition method.
상기 하지막으로 사용될 비정질의 층(layer)은 TixSiyNz, TaxSiyNz, WxSiyNz및 CoxSiyNz중 어느 하나로 형성한다.An amorphous layer to be used as the base film is formed of any one of Ti x Si y N z , Ta x Si y N z , W x Si y N z, and Co x Si y N z .
상기 하지막이 산화되지 않도록 별도의 처리과정 혹은 인 시투(in-situ)로 진행한다.In order to prevent the underlying film from being oxidized, a separate process or in-situ may be performed.
상기 별도의 처리과정은 하지막의 산화막을 환원시킨다.The separate process reduces the oxide film of the underlying film.
상기 하지막으로 비정질의 층(layer)을 증착하는 대신에 RF 플라즈마 또는 이온주입등으로 하지막 표면을 비정질로 바꿀 수 있다.Instead of depositing an amorphous layer with the underlying film, the surface of the underlying film may be changed to amorphous by RF plasma or ion implantation.
상기 RF 플라즈마는 N2, NH3 분위기에서 하지막 표면을 비정질로 바꾼다.The RF plasma changes the underlying film surface to amorphous in N2, NH3 atmosphere.
따라서, 본 발명에 의하면 하지막 위에 초기 핵생성 영역을 골고루 분포시키도록 하지막으로 비정질의 층(layer)을 사용함으로써 콘택 채움이 용이하고 단차 도포성이 좋은 양질의 반도체 장치의 금속 배선층을 형성할 수 있다.Therefore, according to the present invention, an amorphous layer is used as the base film to evenly distribute the initial nucleation region on the base film, thereby forming a metal wiring layer of a high-quality semiconductor device with easy contact filling and good step coverage. Can be.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2 내지 도 6은 본 발명에 의한 콘택 채움이 용이하고 단차 도포성이 좋도록 하지막으로 비정질의 TiSiN층을 형성하는 반도체 소자의 금속 배선층 형성 방법을 순차적으로 도시한 단면도이다.2 to 6 are cross-sectional views sequentially illustrating a method for forming a metal wiring layer of a semiconductor device in which an amorphous TiSiN layer is formed as an underlayer to facilitate contact filling and good step coverage.
알루미늄을 배선으로 사용하는 화학기상증착 공정을 예로 들면, 도 2는 실리콘 웨이퍼(10)상에 산화막(12)을 증착하고 콘택홀(14)을 형성하는 단계를 나타낸다. 절연막이 형성되어 있는 반도체기판 상에 절연막에 금속 배선 및 콘택홀이 형성될 부위를 정의하여 콘택홀을 형성한다.For example, a chemical vapor deposition process using aluminum as a wiring, FIG. 2 illustrates a step of depositing an oxide film 12 and forming a contact hole 14 on a silicon wafer 10. A contact hole is formed by defining a portion where a metal wiring and a contact hole are to be formed in the insulating film on the semiconductor substrate on which the insulating film is formed.
도 3은 상기 결과물 상에 PVD-티타늄(16)을 증착하는 단계를 나타낸다. 여기서 PVD-티타늄은 오믹층을 형성하기 위한 것으로 티타늄을 물리기상증착(Physical Vapor Deposition)으로 형성한다.3 shows the deposition of PVD-titanium 16 on the result. Here, PVD-titanium is used to form an ohmic layer, and titanium is formed by physical vapor deposition.
도 4는 PVD-티타늄을 증착한 후 콘택 보텀(bottom)에서만 실리사이드화 시켜 실리사이드층(16a)을 형성한 후 남은 티타늄을 벗겨내고 장벽금속(Barrier metal)인 PVD-티타늄 질화막(18)을 증착하는 단계를 나타낸다.FIG. 4 shows that after depositing PVD-titanium, silicide is formed only at the contact bottom to form the silicide layer 16a, thereby removing the remaining titanium and depositing a barrier metal PVD-titanium nitride film 18. Represents a step.
다시 말해서, 장벽층을 형성하는 단계 전에 상기 금속배선 부위 및 콘택홀 부위가 정의된 결과물 상에 티타늄을 증착하여 콘택홀 보텀에만 실리사이드(TixSiy)시킨 후 남은 티타늄을 제거한다.In other words, before the barrier layer is formed, titanium is deposited on a resultant in which the metallization site and the contact hole site are defined, and silicide (Ti x Si y ) is removed only at the contact hole bottom to remove the remaining titanium.
도 5는 CVD-알루미늄의 핵생성을 도모하기 위한 얇은 비정질의 TiSiN(20)을 증착한 단계를 나타낸다. 이렇게 함으로써 장벽금속(barrier metal)위에 화학 기상 증착으로 알루미늄을 증착시 골고루 분포한 핵형성 영역을 확보 할 수 있다.5 shows a step of depositing a thin amorphous TiSiN 20 to promote nucleation of CVD-aluminum. By doing so, it is possible to secure evenly distributed nucleation regions when aluminum is deposited by chemical vapor deposition on the barrier metal.
비정질층을 증착하기 전에 하지막이 산화되지 않도록 별도의 처리과정 혹은 인 시투(in-situ)로 진행할 수도 있다. 이때의 별도의 처리과정은 하지막의 산화막을 환원시킨다.Before depositing the amorphous layer, the process may be performed in a separate process or in-situ so that the underlying film is not oxidized. At this time, a separate process reduces the oxide film of the underlying film.
또한, 하지막으로는 비정질의 층(layer)을 증착하는 대신에 RF 플라즈마 또는 이온주입등으로 하지막 표면을 비정질로 바꿀 수 있다. 이때는 RF 플라즈마는 N2, NH3 분위기에서 하지막 표면을 비정질로 바꾼다.In addition, instead of depositing an amorphous layer, the surface of the underlying film may be changed to amorphous by RF plasma or ion implantation. At this time, the RF plasma changes the surface of the underlying film to amorphous in N2 and NH3 atmospheres.
도 6은 상기 비정질의 TiSiN(20)을 증착한 결과물 상에 콘택 채움을 하고 배선을 형성하기 위한 CVD-알루미늄(22)을 증착한 단계를 나타낸다.FIG. 6 shows a step of depositing CVD-aluminum 22 for filling a contact and forming wiring on the resultant product of depositing the amorphous TiSiN 20.
알루미늄 대신에 구리(Cu), 텅스텐(W), 금(Au) 및 백금(Pt) 등을 화학기상증착 방법으로 증착할 수 있다. 또한, 하지막으로 사용될 비정질의 층(layer)은 TiSiN 대신에 TixSiyNz, TaxSiyNz, WxSiyNz및 CoxSiyNz으로도 형성 할 수 있다.Instead of aluminum, copper (Cu), tungsten (W), gold (Au) and platinum (Pt) may be deposited by chemical vapor deposition. In addition, an amorphous layer to be used as an underlayer may be formed of Ti x Si y N z , Ta x Si y N z , W x Si y N z, and Co x Si y N z instead of TiSiN.
도 7은 도 6의 CVD-알루미늄(22)을 증착할 때 비정질의 TiSiN(20)위에 증착되는 CVD-알루미늄의 초기 증착 특성을 나타낸다.FIG. 7 shows the initial deposition characteristics of CVD-aluminum deposited on amorphous TiSiN 20 when depositing the CVD-aluminum 22 of FIG. 6.
이와같이 장벽 물질인 PVD-티타늄 질화막위에 비정질의 TiSiN을 증착하여 CVD-알루미늄을 진행하면 TiSiN의 표면이 그레인(grain) 표면 또는 그레인 경계의 구분없이 동질상태로(homogeneous)되므로 CVD-알루미늄의 초기 핵 생성이 골고루 분포(random)하게 되어 균일한 알루미늄 막이 증착되어진다.As a result of depositing amorphous TiSiN on the barrier material PVD-titanium nitride film and proceeding CVD-aluminum, the surface of TiSiN is homogeneous without grain surface or grain boundary, so the initial nucleation of CVD-aluminum is performed. This even distribution results in the deposition of a uniform aluminum film.
또한, 이렇게 비정질(amophose)층을 장벽 금속 위에 증착하면 확산 경로를 막아주어 장벽 특성을 강화시킬 수 있는 이점도 있다. 현재 PVD-티타늄 질화막을 장벽금속으로 쓰이는 공정은 개발되어있을 뿐만아니라 매우 안정된 공정이므로 티타늄 질화막위에 손쉽게 TiSiN을 인 시투(in-situ)로 증착할 수 있다. 또 PVD-TiSiN 막도 고온 열처리 후에도 비정질을 유지함이 확인되었으므로 후속 CVD-Al의 증착온도에 의한 막질 특성의 변화가 적다. 더구나, 본 발명은 기존의 장비를 이용하여 손 쉽게 적용할 수 있는 잇점이 있다.In addition, the deposition of an amorphous layer on the barrier metal also has the advantage of preventing the diffusion path to enhance the barrier properties. Currently, a process using PVD-titanium nitride as a barrier metal is not only developed but also very stable, and thus TiSiN can be easily deposited in-situ on a titanium nitride. In addition, since it was confirmed that the PVD-TiSiN film also maintains the amorphous state even after the high temperature heat treatment, there is little change in the film quality characteristic due to the deposition temperature of subsequent CVD-Al. Moreover, the present invention has the advantage that it can be easily applied using existing equipment.
따라서, 본 발명에 의하면 하지막 위에 초기 핵생성 영역을 골고루 분포시키도록 하지막으로 비정질의 층(layer)을 사용함으로써 콘택 채움이 용이하고 단차 도포성이 좋은 양질의 반도체 장치의 금속 배선층을 형성할 수 있다.Therefore, according to the present invention, an amorphous layer is used as the base film to evenly distribute the initial nucleation region on the base film, thereby forming a metal wiring layer of a high-quality semiconductor device with easy contact filling and good step coverage. Can be.
이상, 본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.As described above, the present invention is not limited thereto, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.
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