Claims (8)
반도체기판 상부에 하부절연층을 형성하는 공정과, 상기 하부절연층 상부에 제1도전층을 형성하는 공정과,상기 제1도전층 상부에 제1절연막을 형성하는 공정과, 캐패시터 콘택마스크를 이용한 식각공정으로 상기 제1절연막, 제1도전층 및 일정두께의 하부절연층을 식각하여 홈을 형성하는 공정과, 전체표면상부에 제2절연막을 일정두께 형성하는 공정과, 상기 홈의 측벽에 제3절연막 스페이서를 형성하는 공정과, 상기 제3절연막 스페이서를 마스크로하여 상기 제2절연막을 이방성식각하는 공정과, 상기 제2절연막과 제1도전층과의 식각선택비 차이를 이용하여 상기 제3절연막 스페이서, 제1절연막 및 하부절연층을 식각함으로써 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 반도체기판의 예정된 부분에 접속되는 제2도전층을 전체표면상부에 형성하는 공정과, 전체표면상부에 제4절연막을 이용하여 평탄화층을 형성하는 공정과, 저장전극마스크를 이용한 식각공정으로 상기 평탄화층과 제2,1 도전층을 식각하는 공정과, 전체표면상부에 제3도전층을 형성하는 공정과, 상기 제3도전층을 이방성식각하여 상기 제3도전층 스페이서를 형성하는 공정과, 상기 남아있는 평탄화층을 제거함으로써 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.Forming a lower insulating layer on the semiconductor substrate, forming a first conductive layer on the lower insulating layer, forming a first insulating layer on the first conductive layer, and using a capacitor contact mask. Forming a groove by etching the first insulating layer, the first conductive layer and the lower insulating layer having a predetermined thickness by an etching process, forming a second insulating layer on the entire surface by a predetermined thickness, and forming a groove on the sidewall of the groove. Forming a third insulating film spacer; anisotropically etching the second insulating film using the third insulating film spacer as a mask; and using the third insulating film spacer using a difference in etching selectivity between the second insulating film and the first conductive layer. Forming a contact hole exposing a predetermined portion of the semiconductor substrate by etching the insulating layer spacer, the first insulating layer and the lower insulating layer, and through the contact hole, Forming the second conductive layer connected to the portion over the entire surface, forming a planarization layer over the entire surface by using a fourth insulating film, and etching the storage electrode mask. And etching the first conductive layer, forming a third conductive layer on the entire surface, anisotropically etching the third conductive layer to form the third conductive layer spacer, and the remaining planarization layer. A capacitor manufacturing method of a semiconductor device comprising the step of forming a storage electrode by removing.
제1항에 있어서, 상기 제1,2,3 도전층은 도핑된 다결정실리콘막으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.The method of claim 1, wherein the first, second, and third conductive layers are formed of a doped polycrystalline silicon film.
제1항에 있어서, 상기 제1,3,4 절연막은 산화막으로 형성되는 것을 특징으로하는 반도체소자의 캐패시터제조방법.The method of claim 1, wherein the first, third and fourth insulating films are formed of an oxide film.
제1항에 있어서, 상기 제2절연막은 실리콘질화막이 사용되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.The method of manufacturing a capacitor of a semiconductor device according to claim 1, wherein a silicon nitride film is used as the second insulating film.
제1항에 있어서, 상기 제4절연막은 BPSG와 같이 플로우가 잘되는 절연물질로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.The method of claim 1, wherein the fourth insulating layer is formed of an insulating material having good flow, such as BPSG.
제1항에 있어서, 상기 저장전극마스크를 이용한 식각공정은 상기 하부절연층을 식각장벽으로 하여 실시되는 것을 특징으로 하는 반도체소자의 캐패시터제조방법.The method of claim 1, wherein the etching process using the storage electrode mask is performed by using the lower insulating layer as an etch barrier.
제1항에 있어서, 상기 제3도전층 스페이서는 상기 하부절연층을 식각장벽으로하는 이방성식각공정으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.The method of claim 1, wherein the third conductive layer spacer is formed by an anisotropic etching process using the lower insulating layer as an etch barrier.
제1항에 있어서, 상기 제4절연막 제거공정은 상기 제2,3 도전층과의 식각선택비 차이를 이용한 식각공정으로 실시되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.The method of claim 1, wherein the removing of the fourth insulating layer is performed by an etching process using a difference in etching selectivity from the second and third conductive layers.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.