KR970003788B1 - Auto reset method and device in image decoding system - Google Patents

Auto reset method and device in image decoding system Download PDF

Info

Publication number
KR970003788B1
KR970003788B1 KR1019930022608A KR930022608A KR970003788B1 KR 970003788 B1 KR970003788 B1 KR 970003788B1 KR 1019930022608 A KR1019930022608 A KR 1019930022608A KR 930022608 A KR930022608 A KR 930022608A KR 970003788 B1 KR970003788 B1 KR 970003788B1
Authority
KR
South Korea
Prior art keywords
signal
reset
buffer
decoding system
full flag
Prior art date
Application number
KR1019930022608A
Other languages
Korean (ko)
Other versions
KR950013160A (en
Inventor
윤상호
Original Assignee
대우전자 주식회사
배순훈
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 대우전자 주식회사, 배순훈 filed Critical 대우전자 주식회사
Priority to KR1019930022608A priority Critical patent/KR970003788B1/en
Publication of KR950013160A publication Critical patent/KR950013160A/en
Application granted granted Critical
Publication of KR970003788B1 publication Critical patent/KR970003788B1/en

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/46—Embedding additional information in the video signal during the compression process
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/85—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using pre-processing or post-processing specially adapted for video compression

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)

Abstract

Automatic reset method of a video decoding system senses a status of a video decoding system by using a full flag signal of a buffer memory, and automatically performs a reset operation in case of a halt condition. The automatic reset method automatically resets a system when the system halt occurs due to a data error. The video decoding system includes: an interface part for interfacing between a coded data signal and the decoding system; a buffer part for buffering an output data signal of the interface part; and a decoding part for decoding the output data signal from the buffer part to an initial signal. The automatic reset method generates a reset signal which is delayed by a predetermined time from a full flag signal generated from the buffer in case of a system halt, thereby automatically resetting the video decoding system.

Description

영상복호 시스템의 자동리셋트방법 및 장치Automatic reset method and apparatus of image decoding system

제1도는 본 발명에 의한 영상복호 시스템에 있어서 자동리셋트장치를 나타낸 블럭도.1 is a block diagram showing an automatic reset device in a video decoding system according to the present invention.

제2도는 제1도에 있어서 리셋트신호발생부와 상세회로도.2 is a reset signal generator and a detailed circuit diagram of FIG.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10 : 인터페이스부20 : 버퍼10: interface 20: buffer

30 : 복호부40 : 리세트신호발생부30: decoder 40: reset signal generator

41,42 : D플립플롭43 : 인버터41,42: D flip-flop 43: inverter

본 발명은 영상복호시스템의 신호처리에 관한 것으로, 특히 버퍼 메모리의 풀 플래그신호(Full Flag)를 이용하여 영상복호시스템의 상태를 감지하여 홀트(Halt)된 경우, 자동으로 리세트시키기 위한 영상복호시스템의 자동리셋방법 및 장치에 관한 것이다.The present invention relates to signal processing of an image decoding system, and more particularly, to detect a state of an image decoding system using a full flag signal of a buffer memory and to automatically reset the image decoding system when a state is held. A method and apparatus for automatic reset of a system are provided.

일반적으로 고화질 텔레비젼(HDTV)과 같은 영상복호시스템에 있어서, 입력되는 데이타에 오류가 발생하게 되면 상기 시스템이 아날로그시스템인 경우에는 순간적으로 화면에 잡음이 발생한 후, 다시 정상 화면으로 복귀되지만, 상기 시스템이 디지탈시스템인 경우에는 오류 데이타에 의해 시스템이 홀트되어 동작이 정지된다. 이와 같이 오류 데이타에 의해 시스템이 정지된 경우, 선행하는 영상복호시스템에서는 사용자가 수동으로 시스템을 리셋트시킴으로써 다시 동작시키는 등 번거로움이 있었다.In general, in an image decoding system such as a high-definition television (HDTV), if an error occurs in the input data, if the system is an analog system, a noise occurs on the screen momentarily and then returns to the normal screen. In the case of this digital system, the system is held by the error data and the operation is stopped. As described above, when the system is stopped by the error data, the previous video decoding system has a problem in that the user restarts the system by manually resetting the system.

따라서, 본 발명의 목적은 상술한 문제점을 해결하기 위하여 버퍼 메모리의 풀 플래그신호(Full Flag)를 이용하여 영상복호시스템의 상태를 감지하여 홀트된 경우 자동으로 리셋트시키기 위한 영상복호시스템의 자동리셋트방법을 제공하는데 있다.Accordingly, an object of the present invention is to detect the state of the image decoding system using a full flag signal of the buffer memory to automatically reset the image decoding system for automatically resetting when it is held in order to solve the above problems. To provide a set method.

본 발명의 다른 목적은 상기 영상복호시스템의 자동리셋트방법을 실현하는데 가장 적합한 장치를 제공하는데 있다.Another object of the present invention is to provide an apparatus most suitable for realizing the automatic reset method of the image decoding system.

상기 목적을 달성하기 위하여 소정의 방식으로 부호화된 데이타신호를 인터페이싱처리하기 위한 인터페이스 수단과, 상기 인터페이스 수단으로부터 출력되는 데이타신호를 버퍼링하기 위한 버퍼 수단과, 상기 버퍼 수단으로부터 출력되는 데이타신호를 원래의 신호로 복호하여 화면에 디스플레이할 수 있도록 신호처리하기 위한 복호수단을 구비한 영상복호시스템의 자동리셋트방법은, 상기 영상복호시스템이 홀트됨으로써 상기 버퍼 수단으로부터 출력되는 풀 플래그신호로부터 소정시간동안 지연된 리셋트신호를 생성하여 자동으로 상기 영상복호시스템을 리셋트시키는 것을 특징으로 한다.Interface means for interfacing a data signal encoded in a predetermined manner to attain the object, a buffer means for buffering a data signal output from the interface means, and a data signal output from the buffer means An automatic reset method of an image decoding system having decoding means for signal processing to be decoded into a signal and displayed on a screen is delayed for a predetermined time from a full flag signal output from the buffer means by the image decoding system being held. Generating a reset signal to automatically reset the video decoding system.

상기 다른 목적을 달성하기 위하여 소정의 방식으로 부호화된 데이타신호를 복호하여 디스플레이 시키기 위한 영상복호시스템이 홀트된 경우, 상기 시스템을 자동으로 리셋트시키기 위한 장치에 있어서, 상기 부호화된 데이타신호를 인터페이싱처리하기 위한 인터페이스 수단과; 상기 인터페이스 수단으로부터 출력되는 데이타 신호를 버퍼링하기 위한 버퍼 수단과; 상기 버퍼 수단으로부터 출력되는 데이타신호를 원래의 신호로 복호하여 화면에 디스플레이할 수 있도록 신호처리하기 위한 복호수단과; 상기 버퍼 수단으로부터 출력되는 풀 플래그신호로부터 소정시간 동안 지연된 리셋트신호를 발생시켜서 상기 인터페이스 수단, 버퍼 수단과 복호수단을 리셋트시키기 위한 리세트 신호발생 수단을 포함함을 특징으로 한다.An apparatus for automatically resetting the system when a video decoding system for decoding and displaying a data signal encoded in a predetermined manner in order to achieve the other object is provided, the interfacing process of the encoded data signal. Interface means for performing; Buffer means for buffering a data signal output from said interface means; Decoding means for signal processing so that the data signal output from the buffer means can be decoded into an original signal and displayed on a screen; And a reset signal generating means for generating the reset signal delayed for a predetermined time from the full flag signal output from the buffer means to reset the interface means, the buffer means and the decoding means.

이하 첨부된 도면을 참조하여 본 발명에 상세히 기술하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail in the present invention.

제1도는 본 발명에 의한 영상복호시스템의 자동리셋트 장치를 나타낸 블럭도로써, 제1도에 도시된 블럭도의 구성은, 영상복호시스템(도시되지 않음)에서 부호화된 데이타신호를 입력으로 하는 인터페이스부(10)와, 인터페이스부(10)의 출력신호를 버퍼링하기 위한 버퍼(20)와, 버퍼(20)로부터 출력되는 데이타신호를 원래의 신호로 복호하여 디스플레이시키기 위한 복호부(30)와, 버퍼(20)에서 풀 플래그신호가 발생된 경우 풀 플래그신호로 부터 리셋신호를 생성하여 인터페이스부(10), 버퍼(20)및 복호부(30)를 리셋트시키기 위한 리셋트신호발생부(40)로 이루어진다.FIG. 1 is a block diagram showing an automatic reset apparatus of an image decoding system according to the present invention. The configuration of the block diagram shown in FIG. 1 uses a data signal encoded by an image decoding system (not shown) as an input. An interface unit 10, a buffer 20 for buffering the output signal of the interface unit 10, a decoder 30 for decoding and displaying the data signal output from the buffer 20 as an original signal; When a full flag signal is generated in the buffer 20, a reset signal generator for generating a reset signal from the full flag signal to reset the interface unit 10, the buffer 20, and the decoder 30 ( 40).

제2도는 제1도에 도시된 리셋트신호발생부(40)의 바람직한 일실시예를 나타내는 상세회로도이다.FIG. 2 is a detailed circuit diagram showing a preferred embodiment of the reset signal generator 40 shown in FIG.

제2도에 도시된 회로도의 구성은, D단자 및 클리어(CLR) 단자에 버퍼(20)의 풀 플래그신호를 인가하고, 클럭(CK)단자에는 프레임 동기신호를 인가하는 제1D 플립플롭(41)과, D단자에는 제1D 플립플롭(41)의 Q단자의 출력신호를 인가하고, 클리어(CLR)단자에는 버퍼(20)의 풀 플래그신호를 인가하고, 클럭(CK)단자에는 프레임 동기 신호를 인가하는 제2D 플립플롭(42)의 Q단자의 출력신홀르 반전시키기 위한 인버터(43)로 이루어진다.The configuration of the circuit diagram shown in FIG. 2 is a 1D flip-flop 41 which applies the full flag signal of the buffer 20 to the D terminal and the clear (CLR) terminal, and applies a frame synchronization signal to the clock CK terminal. ) And the output signal of the Q terminal of the first D flip-flop 41 to the D terminal, the full flag signal of the buffer 20 to the clear (CLR) terminal, and the frame synchronization signal to the clock (CK) terminal. And an inverter 43 for inverting the output sinusoid of the Q terminal of the 2D flip-flop 42 to which n is applied.

그러면 본 발명의 일련의 동작 과정에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.Next, a series of operating processes of the present invention will be described in detail with reference to the accompanying drawings.

제1도에 있어서, 인터페이스부(10)는 영상복호시스템(도시되지 않음)과 영상복호시스템을 인터페이싱하기위한 것으로, 영상복호시스템에서 부호화된 데이타신호를 인터페이싱 처리하여 버퍼(20)로 인가한다. 버퍼(20)는 인터페이스부(10)에서 출력되는 데이타신호를 버퍼링하여 복호부(30)로 인가한다. 영상복호시스템에서 부호화된 데이타신호를 버퍼 콘트롤이 된 신호이므로 정상적인 경우에는 버퍼(20)에서 풀 플래그신호가 발생하지 않는다. 그러나 예상치 못한 오류에 의해 시스템이 홀트되면 버퍼(20)는 데이타를 출력하는 것을 중지하게 되는 반면에 영상복호시스템은 영상복호시스템의 상태와는 상관없이 계속 데이타를 영상복호시스템으로 전송한다. 따라서 버퍼(20)에서 출력되는 데이타는 없고 계속적으로 인터페이스부(10)로부터 입력되는 데이타만 있게되면 버퍼(20)에 데이타가 충만하게 되고, 이때 버퍼(20)는 풀 플래그신호를 발생한다.In FIG. 1, the interface unit 10 is for interfacing an image decoding system (not shown) and an image decoding system. The interface unit 10 processes data signals encoded in the image decoding system and applies them to the buffer 20. The buffer 20 buffers the data signal output from the interface unit 10 and applies the buffer to the decoder 30. Since the data signal encoded by the image decoding system is a signal that has been controlled by the buffer, in the normal case, the full flag signal does not occur in the buffer 20. However, if the system is held by an unexpected error, the buffer 20 stops outputting data, while the image decoding system continues to transmit data to the image decoding system regardless of the state of the image decoding system. Therefore, if there is no data output from the buffer 20 and only the data continuously input from the interface unit 10, the data is filled in the buffer 20. At this time, the buffer 20 generates a full flag signal.

이 같이 발생된 풀 플래그신호는 리셋트신호발생부(40)에 인가된다. 복호부(30)는 버퍼(20)로부터 정상적으로 출력되는 데이타 신호를 원래의 신호로 복호하여 화면에 디스플레이되도록 소정의 방식에 의해 신호 처리한다.The full flag signal generated in this way is applied to the reset signal generator 40. The decoder 30 decodes the data signal normally output from the buffer 20 into an original signal and processes the signal in a predetermined manner so that it is displayed on the screen.

리셋트신호발생부(40)는 영상복호시스템이 홀트된 경우, 버퍼(20)로부터 출력되는 풀 플래그신호를 입력 받으면, 리셋트신호를 생성하여 인터페이스부(10), 버퍼(20)및 복호부(30)를 리셋트시킨다.The reset signal generator 40 generates a reset signal upon receiving the full flag signal output from the buffer 20 when the image decoding system is held, thereby generating the reset signal. The interface unit 10, the buffer 20, and the decoder Reset (30).

리셋트신호발생부(40)의 일련의 동작은 제2도에 도시된 상세회로도를 참조하여 이하에 상세히 설명한다.A series of operations of the reset signal generator 40 will be described in detail below with reference to the detailed circuit diagram shown in FIG.

제2도에 있어서, 제1D 플립플롭(41)의 D단자의 입력신호는 버퍼(20)로부터 제공되는 풀 플래그신호이고, 제2D 플립플롭(42)의 D단자의 입력신호는 제1D 플립플롭(41)의 출력신호이다. 또한 제1D 및 2D 플립플롭(41,42)의 클럭신호는 프레임 동기신호를 이용한다.In FIG. 2, the input signal of the D terminal of the 1D flip-flop 41 is a full flag signal provided from the buffer 20, and the input signal of the D terminal of the 2D flip-flop 42 is the 1D flip-flop. This is an output signal of (41). In addition, the clock signals of the 1D and 2D flip-flops 41 and 42 use frame synchronization signals.

또한, 버퍼(20)의 풀 플래그신호를 인터페이스부(10), 버퍼(20) 및 복호부(30)를 릿세트시키기 위한 리셋트신호로 사용하게 되면, 버퍼(20)에서 풀 플래그신호가 발생되는 순간 바로 버퍼(20) 자체가 리셋트되어 풀 플래그신호가 해제된다. 이때, 주의할 것은 리셋트신호의 필스폭이 작아져서 리셋트가 안되는 부분이 발생하여 시스템이 불안정하게 되지 않도록 해야 한다. 따라서 충분한 펄스폭을 갖는 리셋트신호를 발생시키기 위하여 도시된 바와 같이 플립플롭을 2개 사용하고, 프레임 동기신호를 클럭신호로 이용함으로써 한 프레임에 해당하는 시간 만큼의 펄스폭을 갖는 리셋트신호가 생성된다.In addition, when the full flag signal of the buffer 20 is used as a reset signal for resetting the interface unit 10, the buffer 20, and the decoder 30, a full flag signal is generated in the buffer 20. As soon as the buffer 20 itself is reset, the full flag signal is released. At this time, care should be taken so that the fill width of the reset signal is reduced so that a portion that cannot be reset occurs so that the system is not unstable. Therefore, by using two flip-flops as shown in order to generate a reset signal having a sufficient pulse width and using a frame synchronization signal as a clock signal, a reset signal having a pulse width corresponding to one frame is generated. Is generated.

클리어신호는 전술한 D단자로 입력되는 신호와 동일하게 버퍼(20)의 풀 플래그신호를 이용하므로 제1및 2D 플립플롭(41,42)에서는 프레임 동기신호에 동기되어 풀 플래그신호가 출력되고, 다음 프레임 동기신호에서 이전에 발생된 풀 플래그신호가 해제된 경우에는 제1D 및 2D 플립플롭(41,42)이 클리어되어 리셋트신호가 발생되지 않는다. 즉, 한 프레임 이상의 풀 플래그신호가 발생된 경우에 리셋트 신호가 생성된다. 한편, 제1D 플립플롭(42)으로 인가되는 버퍼(20)의 풀 플래그신호는 '하이'논리레벨상태인 경우, 풀 플래그신호가 발생 되었음을 나타낸다. 또한 리셋트신호는 액티브 로우신호로 설정하였으므로 제2D 플립플롭(42)의 출력 신호를 인버터(43)에서 반전시켜서 출력한다.Since the clear signal uses the full flag signal of the buffer 20 in the same manner as the signal input to the terminal D described above, the full flag signal is output in synchronization with the frame synchronization signal in the first and 2D flip-flops 41 and 42. When the previous flag flag generated in the next frame sync signal is released, the first and second flip-flops 41 and 42 are cleared, and no reset signal is generated. That is, a reset signal is generated when a full flag signal of one or more frames is generated. Meanwhile, when the full flag signal of the buffer 20 applied to the 1D flip-flop 42 is in the 'high' logic level state, the full flag signal is generated. In addition, since the reset signal is set as an active low signal, the output signal of the 2D flip-flop 42 is inverted by the inverter 43 and output.

만일, 버퍼(20)의 풀 플래그신호가 순간적으로도 발생할 가능성이 없어서, 풀 플래그신호가 발생하면 영상복호장치가 홀트된 것으로 판단해도 무방할 경우에는 제1D 플립플롭(42)만 사용하여 리셋트 신호를 발생시킬 수 있다.If the full flag signal of the buffer 20 is not likely to be instantaneously generated, and if the full flag signal is generated, it may be determined that the image decoding device is held, it is reset using only the 1D flip-flop 42. Can generate a signal.

또한, 리셋트 신호 발생부(40)는 순간적인 풀 플래그신호 또는 한 프레임의 펄스폭 이하의 인위적인 목적에 의한 풀 플래그신호를 시스템의 홀트와 구별하기 위하여 프레임 동기 신호를 플립플롭(41,42)의 클럭으로 사용하여 프레임 동기 신호에서 풀 플래그 신호가 검출되었을 때만 리셋트신호를 발생한다.In addition, the reset signal generator 40 flips the frame sync signal to the flip-flops 41 and 42 in order to distinguish the instantaneous full flag signal or the full flag signal due to an artificial purpose of less than one pulse width from the holt of the system. The reset signal is generated only when the full flag signal is detected from the frame synchronizing signal using the clock.

시스템이 홀트된 후, 리셋트신호발생부(40)로부터 리셋트 신호가 발생되기까지 소요되는 시간은, 1초에 30프레임이 있는 경우, 시스템 홀트 후 버퍼(20)에 풀 플래그신호가 발생하는데 걸리는 시간에 한 프레임 후 리셋트신호를 발생하는데 걸리는 시간(1/30초)을 더한 시간이 될 것이다. 즉, 시스템에 리셋트가 걸리기까지 소요되는 총시간은 약0.1초 이내이므로 시스템 홀트 후 짧은 시간내에 시스템은 정상상태로 복구가 된다.After the system is held, the time required for the reset signal to be generated from the reset signal generator 40 is 30 seconds per second. When there is 30 frames per second, the full flag signal is generated in the buffer 20 after the system is held. It will be the time taken to add the reset signal (1/30 second) after one frame. That is, the total time taken for the system to reset is within about 0.1 seconds, so the system will be restored to its normal state within a short time after system hold.

전술한 바와 같이, 본 발명에 의한 영상복호시스템의 자동 리셋방법 및 장치에서 의하면 버퍼의 풀 플래그신호를 이용하여 영상복호시스템의 상태를 감지하여 홀트된 경우, 자동으로 시스템을 리셋트시킴으로써 사용자의 수고를 덜 뿐 아니라 시스템의 동작을 안정시킬 수 있는 이점이 있다.As described above, according to the method and apparatus for automatically resetting the image decoding system according to the present invention, when the state of the image decoding system is detected by using the full flag signal of the buffer, the user's effort is automatically reset by resetting the system. In addition to reducing the cost, the system has the advantage of stabilizing the operation of the system.

Claims (5)

영상복호시스템내에 데이타 오류에 의해 시스템 정지된 경우, 이를 감지하여 시스템을 자동적으로 리셋트시키기 위한 방법으로, 소정의 방식으로 부호화된 데이타신호와 상기 복호 시스템과의 인터페이스를 위한 인터페이스 수단과, 상기 인터페이스 수단으로부터 출력되는 데이타신호를 버퍼링하기 위한 버퍼수단과, 상기 버퍼 수단으로부터 출력되는 데이타신호를 원래의 신호로 복호하여 화면에 디스플레이할 수 있도록 신호처리하기 위한 복호수단을 포함하는 영상복호시스템의 자동리셋트방법에 있어서, 상기 영상복호시스템이 홀트(Halt)됨으로써 상기 버퍼 수단으로 부터 출력되는 풀 플래그신호로부터 소정시간동안 지연된 리셋트신호를 생성하여 자동으로 상기 영상복호시스템을 리셋트시키는 자동리셋트방법.Interface means for interfacing the data signal encoded in a predetermined manner with the decoding system in a method for detecting the system stop by a data error in the video decoding system and automatically resetting the system; Automatic means for video decoding system including buffer means for buffering the data signal outputted from the means and signal processing means for decoding the data signal outputted from the buffer means into the original signal and displaying it on the screen. In the set method, an automatic reset method for automatically resetting the video decoding system by generating a reset signal delayed for a predetermined time from the full flag signal outputted from the buffer means by the Halt of the video decoding system. . 제1항에 있어서, 1초에 30프레임이 있는 경우 상기 소정시간은, 시스템 홀트 후 상기 버퍼에 풀 플래그신호가 발생하는데 걸리는 시간과 한 프레임 후 리셋트신호를 발생하는데 걸리는 시간을 더한 시간임을 특징으로 하는 자동리셋트방법.The method of claim 1, wherein when there are 30 frames in one second, the predetermined time is a time obtained by adding a time required to generate a full flag signal to the buffer after system hold and a time required to generate a reset signal after one frame. Automatic reset method. 소정의 방식으로 부호화된 데이타신호를 복호하야 디스플레이시키기 위한 영상복호시스템이 데이타오류에 의해 홀트된 경우, 상기 시스템을 자동으로 리셋트시키기 위한 장치에 있어서, 상기 부호화된 데이타신호를 인터페이싱처리하기 위한 인터페이스 수단과; 상기 인터페이스 수단으로부터 출력되는 데이타신호를 버퍼링하기 위한 버퍼수단과; 상기 버퍼수단으로부터 출력되는 데이타신호를 원래의 신호로 복호하여 화면에 디스플레이할 수 있도록 신호처리하기 위한 복호수단과; 상기 버퍼수단으로부터 출력되는 풀 플래그신호로부터 소정시간동안 지연된 리셋트신호를 발생시켜서 상기 인터페이스 수단, 버퍼수단 및 복호수단을 리셋트시키기 위한 리셋트신호발생 수단을 하는 영상복호 시스템의 자동리셋트장치.An apparatus for automatically resetting the system when a video decoding system for displaying and decoding a data signal encoded in a predetermined manner is held by a data error, comprising: an interface for interfacing the encoded data signal Means; Buffer means for buffering a data signal output from said interface means; Decoding means for processing a signal so that the data signal output from the buffer means can be decoded into an original signal and displayed on a screen; And a reset signal generating means for generating the reset signal delayed for a predetermined time from the full flag signal output from the buffer means to reset the interface means, the buffer means and the decoding means. 제3항에 있어서, 상기 리셋트신호발생 수단은, 상기 리셋트신호가 액티브하이신호인 경우, 상기 버퍼수단으로부터 출력되는 풀 플래그신호를 D입력신호 및 클리어 입력으로 하고, 프레임 동기신호를 클럭입력으로 하는 제1D 플립플롭과; 상기 제1D 플립플롭으로부터 출력되는 신호를 D 입력신호로 하고, 상기 버퍼수단으로부터 출력되는 풀 풀래그신호를 클리어(Clear)입력으로 하고, 프레임 동기신호를 클럭입력으로 하여한 프레임에 해당하는 시간 만큼 펄스폭(Pulse width)을 갖는 리셋트신호를 발생시키기 위한 제2D 플립플롭으로 구성됨을 특징으로 하는 영상복호시스템의 자동리셋트장치.4. The reset signal generating means according to claim 3, wherein when the reset signal is an active high signal, the full flag signal output from the buffer means is a D input signal and a clear input, and the frame synchronization signal is a clock input. A first D flip-flop; The signal output from the 1D flip-flop is a D input signal, the full pull lag signal output from the buffer means is a clear input, and the frame synchronization signal is a clock input for a time corresponding to one frame. An automatic reset device of an image decoding system, characterized by comprising a 2D flip-flop for generating a reset signal having a pulse width. 제4항에 있어서, 상기 리셋트신호발생 수단은, 순간적인 풀 플래그신호 또는 인위적인 목적에 의한 풀 플래그신호를 시스템의 홀트와 구별하기 위하여 플레임 동기신호를 플립플롭의 클럭으로 사용하여 프레임동기신호에서 풀 플래그신호가 검출되었을 때만 리셋신호를 발생함을 특징으로 하는 자동리셋트장치.The frame synchronizing signal according to claim 4, wherein the reset signal generating means uses a flame synchronizing signal as a clock of the flip-flop to distinguish the instantaneous full flag signal or the artificial flag for artificial purpose from the system's holt. An automatic reset device characterized by generating a reset signal only when a full flag signal is detected.
KR1019930022608A 1993-10-28 1993-10-28 Auto reset method and device in image decoding system KR970003788B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019930022608A KR970003788B1 (en) 1993-10-28 1993-10-28 Auto reset method and device in image decoding system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930022608A KR970003788B1 (en) 1993-10-28 1993-10-28 Auto reset method and device in image decoding system

Publications (2)

Publication Number Publication Date
KR950013160A KR950013160A (en) 1995-05-17
KR970003788B1 true KR970003788B1 (en) 1997-03-21

Family

ID=19366809

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930022608A KR970003788B1 (en) 1993-10-28 1993-10-28 Auto reset method and device in image decoding system

Country Status (1)

Country Link
KR (1) KR970003788B1 (en)

Also Published As

Publication number Publication date
KR950013160A (en) 1995-05-17

Similar Documents

Publication Publication Date Title
KR20000069754A (en) Device for receiving, displaying and simultaneously recording television images via a buffer
KR970003788B1 (en) Auto reset method and device in image decoding system
JP3369591B2 (en) Character display device
JPH04274675A (en) Run length coding method and device
JPH0332182A (en) Teletext decoder
KR100323674B1 (en) Apparatus for detecting format of input image
JP2017200058A (en) Semiconductor device, video image display system, and video image signal output method
KR100277993B1 (en) Synchronization signal generator of digital television receiver
US6873370B1 (en) Method and circuit arrangement for picture-in-picture fade-in
KR0128857B1 (en) Window signal generation device
JP2667599B2 (en) Television receiver with multi-screen display function
KR0151442B1 (en) Indication control circuit of tv
KR0183777B1 (en) Detection apparatus of color burst phase twist
JPS63203078A (en) Inter-frame predictive decoder
KR100228267B1 (en) Error correction device in image encoding system
KR900702719A (en) TV signal processor
KR960012495B1 (en) Macro block address memory for hdtv
KR960000831Y1 (en) Anti-trembling circuit of osd apparatus
JPS6246384Y2 (en)
JPH11275384A (en) Synchronizing signal processor and image display device provided with the same
JPS62266990A (en) Inter-frame decoder
KR920008835Y1 (en) Teletext tv
JP2002010206A (en) Device and method for outputting image signal
JP2641442B2 (en) Decryption device
JP3000630B2 (en) Monitor device

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120702

Year of fee payment: 16

EXPY Expiration of term