KR970003751B1 - 자기정렬 구조의 반도체 레이저 제조방법 - Google Patents

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Abstract

요약 없음

Description

자기정렬 구조의 반도체 레이저 제조방법
제1도는 종래의 RWG반도체 레이저의 단면구조.
제2a도 및 제2b도는 본 발명에서 제안한 자기정렬 구조의 반도체 레이저의 평면도 및 A-A'로 자른 단면도.
제3도는 본 발명의 실시예에 따른 제조공정단계(A∼F) 단면도.
제4도는 본 발명의 제1의 변형예에 따른 단면도.
제5도는 본 발명 제1의 변형예에 따른 제작공정 단계별 단면도.
제6도는 본 발명의 제2의 변형예에 따른 단면도.
*도면의 주요부분에 대한 부호의 설명*
1, 11, 22, 34 : n형 InP 반도체기판 2, 12, 23, 35 : n형 InP 버퍼층
4, 14, 25, 37 : 도핑되지 않은 InGaAsP활성층
5, 15, 26, 38 : p형, InGaAsP도파로층
3, 13, 24, 36 : n형 InGaAsP도파로층 6, 16, 27, 39 : p형 InP클래드층
7, 17, 28, 40 : p형 InGaAs캡층 8, 19, 31, 42 : SiNx(또는 SiO2) 절연막
29, 41 : SiNx막 18, 30 : 폴리이미드
9, 20, 32, 43 : p형 오믹금속 10, 21, 33, 44 : n형 오믹금속
본 발명은 제조방법이 비교적 간단하면서도 우수한 성능을 나타내는 자기정렬구조의 리지(또는 마루꼴) 도파로(RWG : Ridge Wave Guide) 반도체 레이저(LD : Laser Diode)의 제조 방법에 관한 것이다.
종래기술은, 광통신용 광원으로 사용되는 InP를 기판으로 한 1,3um내지 1.55 um파장의 반도체 레이저는 전기 및 광학적 집속을 위한 LD의 단면구조에 따라 크게 굴절율유도(index-guiding)와 이득유도(gain-guiding) 구조로 나눌 수 있다.
굴절율유도의 대표적 구조인 매립형(BH : Buried Heterostructure) LD는 주입된 전하와 빛을 효과적으로 활성영역내에 구속할 수 있어 낮은 발진개시전류, 좁은 발진 스펙트럼, 높은 광출력 등의 여러가지 장점이 있는 반면 제작이 까다롭고 전류 차단층에서 기생정전용량이 발생하여 대역폭이 좁아지는 등의 단점이 있다.
반면 굴절율유도의 이득유도의 중간형태인 RWG(Ridge Waveguide)LD는 상기 BH LD에 비해 발진개시전류가 비교적 높고, 스펙트럼은 넓고, 변환효율은 낮지만 변조 대역폭이 넓고 단일공간모드 형성이 쉬우며 특히 제작이 간단하고 대량생산에 적합하며 신뢰도와 가격면에서 유리한 장점이 있다.
종래에 RWG반도체 레이저의 대표적인 구조가 제1도에 나와 있다.
n형 InP기판(1)위에 n형 InP버퍼층(2), 1.1um파장의 n형 InGaAsP도파로층(3), 1.3um파장의 도핑되지 않은 InGaAsP활성층(4), 1.1um파장의 p형 InGaAsP도파로층(또는 식각정지층)(5), 및 리지(ridge)형태의 p형 InP클래드층(6)과 p형 InGaAs P캡층(7)으로 구성되어 있으며, 여기에 SiNx나 SiO2와 같은 절연막(8)이 리지 도파로 상단의 저항성 접촉을 위한 폭 r부분만을 제외하고 입혀져 있으며 전류주입을 위한 p형(9) 및 n형(10) 오믹금속이 절연막의 상단 및 반도체기판(1)하단에 각각 입혀져 있다.
이러한 구조의 반도체 레이저의 제조방법은 n형 InP(1)기판위에 n형 InP버퍼층(2), 0.1um두께의 n형 InGaAsP도파로층(3), 0.1내지 2.0um두께의 도핑되지 않은 InGaAsP활성층(4), 0.1um두께의 p형 InGaAsP도파로층(또는 식각정지층)(5), 1.5내지 2.0um 두께의 p형 InP클래드층(6) 및 0.1um두께의 p형 InGaAsP캡층(7)을 MOCVD(Metal-Organic Chemical Vapor Deposition) 또는 LPE(Liquid Phase Epitaxy)방법으로 순차적으로 성장한 후, 포토리소그라피 법에 의해 포토레지스트 또는 유전체막을 형성하여 이 막을 에칭 마스크로 하여 2내지 5um폭(제1도의 w)의 리지부분을 제외한 나머지 영역의 p-InGaAsP캡층(7)과 p-InP클래드층(6)을 습식 화학 에칭 또는 건식 에칭하여 리지 도파로 구조를 만든다.
에칭 마스크로 사용한 물질을 완전히 제거하고 SiO2나 SiNx같은 절연막(8)을 CVD(Chemical Vapor Deposition)법에 의해 0.2um 정도의 두께로 증착한후 리지 상단의 쪽 r부분만을 에칭해 낸다.
그후에 전류주입용 전극형성을 위해 웨이퍼의 윗면에는 p형 오믹금속(9)을 밑면에는 n형 오믹금속(10)을 각각 E-빔(beam)증착기를 이용하여 증착한 후 열처리를 하게되면 제1도에 나타난 RWG반도체 레이저 구조가 형성된다.
그러나, 이와같은 통상의 RWG LD구조에서는 전류주입용 창을 리지상단에 형성해야 하므로 리지의 스트라이프(stripe)폭(w)을 줄이기가 어려울뿐 아니라 미세 리소그라피 공정이 요구되는 등 제작공정 역시 까다롭게 된다.
실제로 전류주입창의 폭(r)이 1um일 경우에 절연막 에칭시의 폭확대, 정렬오차등을 고려하면 리지의 폭(w)을 3um이내로 줄이기가 대단히 어렵다.
RWG반도체 레이저의 최적동작을 위한 리지의 폭(w)은 1.5um정도로 알려져 있어, 이러한 큰 리지폭은 활성영역의 부피를 크게 하여 어렵게 하는 요인이 된다.
또한, 리지의 폭을 줄이게 되면 전류주입용 창의 형성에 어려움이 많을 뿐 아니라 저항성 접촉면적이 줄어들어 직렬기생저항이 증가하는 등의 문제점이 있다.
본 발명에서는 종래의 RWG반도체 레이저의 이러한 문제점들을 해결하고 제조공정이 비교적 간단하면서도 우수한 특성을 나타낼 수 있는 자기정렬구조의 RWG반도체 레이저 제조방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위해 본 발명에서는 첨부된 도면에 의거하여 그 상세한 설명을 한다.
제2a도 및 제2b도는 자기정렬구조의 RWG반도체 레이저의 평면도 및 A-A'로 자른 단면도를 나타낸다.
먼저, 에피(epi)층 성장 및 식각에 의한 리치형성공정은 종래와 같으나, 절연막 증착과 전류주입용 창의 에칭공정이 폴리이미드(polyimide)에 의한 자기 정렬법으로 이루어지고 있어 상기한 문제점들을 해결하게 된다.
그리고 이후의 전극용 금속증착 등의 공정은 종래의 기술과 동일하다.
다음에, 제3도는 본 발명의 구체적인 실시예에 따른 제조공정 단계별(A∼F)단면도를 나타낸 것으로서, 그 공정을 살펴보면 다음과 같다.
먼저, (A)공정은 에피층을 성장하는 공정이다.
n-InP기판(11)위에 MOCVD(또는 LPE)에 의해 에피층들을 순차적으로 성장시킨다.
n-InP기판(11)위에 n-InP버퍼층(12), 1.1um파장의 n- InGaAsP도파로층(13), 1.3um파장의 도핑되지 않은 InGaAsP활성층(14), 1.1um파장의 p- InGaAsP도파로층(또는 식각정지층)(15), p- InP클래드(clad)(16), 및 p- InGaAs P캡층(17)을 통상의 반도체 레이저 구조와 동일한 두께의 도오핑(doping)농도를 갖도록 성장한다.
이때 상기 활성층(14) 위의 InGaAsP도파로층(15)은 위의 p-InP클래드층(16)의 성장시에 p형 도펀트(dopant)인 Zn의 확산에 의해 p형으로 도핑될 수 있다.
상기 성장된 모든 층들은 X-선 DCD(Double Crystal Diffractometer)곡선의 피크(peak)들이 InP기판 피크에 대해 -100∼0아크세커(Aarcsec)의 범위에 들어가도록 격차정합이 되어야 한다.
(B)공정은 리지 도파로 식각공정이다.
상기 MOCVD에 의해 성장된 에피웨이퍼는 통상의 포토리소그라피에 의해 리지 도파로영역이 정의되고 습식화학에칭 또는 건식에칭법에 의하여 리치 양측의 채널부분의 p-InGaAsP캡층(17)과 p-InP클래드(16)이 에칭된다.
이때 리지의 폭(w)은 1.5∼2.0um이며, 에칭되는 채널의 폭은 10∼20um이다.
습식화학 에칭법을 이용하는 경우에는 상기 p-InGaAsP캡층(17)과 p-InP클래드층(16)을 각각 InP와 1.1um파장의 InGaAsP에 대하여 선택적으로 에칭하는 에칭용액을 사용하여야 하며, 에칭 마스크는 사용하는 에칭용액에 대하여 충분한 내성을 갖는 물질이어야 한다.
(C)공정은 폴리이미드 코우팅(coating) 및 패터닝(patternning)공정으로서, 자기정렬구조의 형성 및 에칭된 채널부분의 평탄화를 위한 폴리이미드(18)와 스핀 코우팅한 후 리지 및 리지 양측의 채널부분을 포함하도록 자기정렬, UV노광 및 성장공정을 거쳐 패턴을 형성하고 질소 분위기의 오븐에서 건조하여 처리한다.
(D) 공정은 리지상단의 상기 폴리이미드(18)를 건식식각하는 공정이다.
이 공정은 코우팅된 상기 폴리이미드(18)의 두께가 리지영역과 채널영역이 서로 다른 점을 이용하여 에칭 마스크없이 리지영역 위의 폴리이미드(18)만을 에칭해내는 것이다.
리지의 폭이 에칭된 채널의 깊이에 비견될 수 있을 정도로 작은 경우에 리지위에 상기 스핀 코우팅된 폴리이미드(18)의 두께는 채널부분에 비해 매우 얇으므로 에칭속도를 정밀하게 제어할 수 있는 건식식각을 하면 상기 리지위의 폴리이미드(18)만을 제거할 수 있다.
(E)공정은 SiNx패시베이션 공정이다.
상기 건식식각공정이 끝난 후 폴리이미드(18)가 제거된 채널 바깥 부분의 웨이퍼 표면에 패시베이션 막을 입히기 위해 SiNx(또는 SiO2) 절연막(19)을 PECVD ( Plasma Enhanced Chemical Vapor Deposition)로 코우팅하고 리소그라피에 의해 패터닝한다.
이때 리지 양옆의 채널중간에서 부터 SiNx가 들어나므로 정확한 정렬이 필요 없다.
(F)공정은 P형 오믹금속의 리프트 오프, 래핑 및 n형 오믹금속 증착하는 공정이다.
상기 웨이퍼 윗면에 p형 오믹금속(20)을 리프트 오프(lift-off)에 의해 증착하고, 웨이퍼 뒷면을 연마(lapping)한 후 n형 오믹금속(21)을 증착한다.
이와같이 하여 공정이 끝난 웨이퍼를 리지 스트라이프 방향으로 250 내지 400 um 공진기 길이를 갖도록 분열(cleaving)에 의해 절단하면 레이저 칩의 제작이 끝난다.
제4도는 본 발명의 제1 변형예를 나타낸 단면구조를 갖으며, 구체적 실시방법에 따른 제조공정은 제5에 나타난 바와 같다. 먼저, (가)는 에피택시 및 RWG식각공정으로서, 본 발명의 기본구조의 구체적 실시예인 상기 제3도의 에피택시 공정(A) 및 RWG식각공정(B)과 실시방법이 동일하다.
(나)는 SiNx증착공정으로서, PECVD방법으로 상기 (가)공정의 웨이퍼 전체상면에 SiNx절연막(29)을 증착하고, (다)는 폴리이미드(30)를 코우팅 및 패턴을 형성하는 공정을 나타낸 것으로 상기 제3도의 (A)공정과 실시방법이 동일하다.
(라)는 상기 제3도의 (D)공정과 동일한 방법으로 리지상단의 폴리이미드(30)만을 건식식각해 내고 이어서 SiNx절연막(29)을 에칭하면 리지 양옆의 채널부분에만 상기 폴리이미드(30)와 SiNx절연막(29)이 남는다.
(마)는 상기 SiNx절연막(29)의 패시베이션(passivation)공정으로서 상기 제3도의 (E)공정과 실시방법이 동일하고, (바)공정 또한 상기 제3도의 (F)공정과 실시방법이 동일한 것으로서, 리프르-오프에 의해서 p형 오믹금속(32)을 증착하고, n형 오믹금속(31)을 증착하는 공정이다.
본 발명의 제2의 변형에는 상기 제1의 변형예의 제조공정중에서 (라)공정과 (마)공정에 제2차의 건식식각에 의한 채널속에 남아 있는 폴리이미드(30)를 완전히 제거하는 공정이 첨가된 것이다.
제2의 변형예에 따른 단면구조가 제6도에 나타나 있다.
본 발명의 제3의 변형에는 n형 InGaAsP도파로층(13), (24), (36)하단에 회절격자를 넣어 분포귀환형 반도체 레이저(DFB LD, Distribute FeedBack LD) 또는 분포브레그 반사판 반도체 레이저(DBR LD, Distributed Bragg Reflector LD)로 실시하는 경우이다.
본 발명의 제4의 변형에는 1.3um파장의 도핑되지 않은 InGaAsP활성층(14), (25), (37)을 1.55um파장의 도핑되지 않은 InGaAsP활성층으로, 1.1um파장의 p형 ( 15), (26), (38) 및 n형 (13), (24), (36) InGaAsP도파로층들을 1.3um파장의 p형 및 n형 InGaAsP도파로층으로 변형시켜 실시하므로써 반도체 레이저의 파장을 1.55 um로 발진시키는 경우이다.
이상과 같은 본 발명은 다음과 같은 효과가 있다.
첫째, 전류주입용 창의 형성이 자기정렬법에 의해 이루어지므로 리소그라피 공정이 불필요하며, 리지의 폭을 최소로 줄이는데에 어려움이 없어 LD의 제반특성을 향상시킬 수 있다.
둘째, 리지상단 전면에 저항성 접촉이 이루어지므로 직렬기생저항을 줄일 수 있다.
세째, 리지 양측의 채널부분을 폴리이미드로 채워넣으므로 표면단차를 없애 전극형성을 손쉽게 할 수 있다.
네째, p형 전극의 면적을 최소화하여 기생정전용량을 줄여 변조 대역쪽을 크게 할 수 있다.

Claims (5)

  1. n-InP기판(11, 22)위에 n-InP버퍼층(12, 23), n-InGaAsP도파로층(13, 24 , 36), 도핑되지 않은 InGaAsP활성층(14, 25, 37), p-InGaAsP도파로층(15, 26, 38 ), p-InP클래드층(16, 27), 및 p-InGaAsP캡층(17, 28)을 순차적으로 형성시키는 공정(A)과, 상기 p-InGaAsP캡층(17) 및 상기 p-InP클래드층(16)을 에칭에 의해 리지 폭(w)이 1.5내지 2um인 리지 도파로를 형성하는 공정(B)과, 상기 에칭된 채널부분에 광감지용 폴리이미드(18)를 코우팅하여 리지 및 리지 양측의 채널부분을 포함하도록 자기정렬, UV노광 및 성장공정을 거쳐 패턴을 형성하는 공정(C)과, 상기 리지위의 폴리이미드(18)만을 건식식각에 의해서 제거하는 공정(D)과, 상기 폴리이미드(18)가 제거된 채널바깥부분의 웨이퍼 표면에 패시베이션막을 입히기 위해 SiNx(또는 SiO2) 절연막(19)을 PECVD로 코우팅하고 리소그라피에 의해 패턴을 형성하는 공정 (E)과, 리프트-오프에 의한 상기 웨이퍼 윗면에 p형 오믹금속(21)을 증착하는 공정(F)을 포함하는 자기정렬구조의 반도체 레이저 제조방법.
  2. 제1항에 있어서, 상기 (B)공정후, 상기 에이퍼 전체상면에 소정 증착에 의해서 SiNx절연막(29)을 증착하고(공정(나)), 폴리이미드(30)를 코우팅 및 패턴을 형성한 후(공정(다)), 리지상단의 폴리이미드(30)를 건식식각하고(공정(라)), 이 위에 SiNx(또는 SiO2)절연막(31)을 패시베이션하고(공정(마)), 리프트-오프에 의한 상기 웨이퍼 윗면에 p형 오믹금속(32)을 증착하고, 웨이퍼 뒷면을 연마한 후 n형 오믹금속(33)을 증착하는 공정(바)이 부가되는 것을 특징으로 하는 자기정렬구조의 반도체 레이저 제조방법.
  3. 제2항에 있어서, 상기 (라)공정과 (마)공정 사이에 제2차 건식식각에 의해 채널속에 남아있는 폴리이미드(30)를 완전히 제거하는 공정이 부가되는 것을 특징으로 하는 자기정렬구조의 반도체 레이저 제조방법.
  4. 제1항, 2항 또는 3항중 어느 한항에 있어서, 상기 n형 InGaAsP도파로층(14, 25, 37), 하단에 회절격자를 넣어 분포귀환형 반도체 레이저(DBF LD) 또는 분포브레그 반사판 반도체 레이저를 제작할 수 있는 것을 특징으로 하는 자기정렬구조의 반도체 레이저 제조방법.
  5. 제1항, 2항, 또는 3항중 어느 한항에 있어서, 1.3um파장의 도핑되지 않은 InGaAsP활성층(14, 25, 37)을 1.55um파장의 도핑되지 않은 InGaAsP활성층으로, 1.1um파장의 p형(15, 26, 38) 및 n형(13, 24, 36) InGaAsP도파로층들을 1.3um파장의 p형 및 n형 InGaAsP도파로층으로 변형시키는 것을 특징으로 하는 자기정렬구조의 반도체 레이저 제조방법.
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