KR970003627A - 선택성 o_3- teos 산화막을 이용한 층간절연막의 평탄화 방법 - Google Patents

선택성 o_3- teos 산화막을 이용한 층간절연막의 평탄화 방법 Download PDF

Info

Publication number
KR970003627A
KR970003627A KR1019950017574A KR19950017574A KR970003627A KR 970003627 A KR970003627 A KR 970003627A KR 1019950017574 A KR1019950017574 A KR 1019950017574A KR 19950017574 A KR19950017574 A KR 19950017574A KR 970003627 A KR970003627 A KR 970003627A
Authority
KR
South Korea
Prior art keywords
insulating film
selective
interlayer insulating
forming
teos oxide
Prior art date
Application number
KR1019950017574A
Other languages
English (en)
Other versions
KR0161192B1 (ko
Inventor
이우봉
홍상기
오세준
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019950017574A priority Critical patent/KR0161192B1/ko
Publication of KR970003627A publication Critical patent/KR970003627A/ko
Application granted granted Critical
Publication of KR0161192B1 publication Critical patent/KR0161192B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 다층금속배선(multilevel metallization)공정을 사용하는 반도체소자의 제조시 금속과 금속사이의 절연을 위한 절연막층의 평탄화방법에 관한 것으로, 특히 선택성 O3-TEOS 산화막을 이용한 층간절연막 평탄화 형성방법에 관한 것으로서, 하부층과의 절연을 위한 절연층 상부에 금속 배선을 형성하는 단계; 상기 금속 배선 및 노출된 절연막 상부에 제1층간 절연막을 형성하는 단계; 상기 제1층간 절연막을 이방성 식각하여 스페이서를 형성하는 제1차 식각처리와, 플루오르 플라즈마 처리를 행하는 제2차 식각처리로 이루어지는 2단계 식각처리 단계, 상기 전체 구조 상부에 선택성 O3-TEOS 산화막을 형성하는 단계, 상기 선택성 O3-TEOS 산화막을 금속 배선의 최상단부까지 블랭킷 에치 백을 실시하는 단계를 포함하는 것을 특징으로 하여 SOG물질을 전혀 사용하지 않고도 보이드 발생없이 평탄화를 이룰 수 있어, SOG물질의 사용에 따른 피일드 침식등에 의한 반도체 소자의 파손등을 개선하여 반도체소자의 신뢰 특성을 향상시킬 수 있다.

Description

선택성 O3-TEOS 산화막을 이용한 층간절연막의 평탄화 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도 (마)는 본 발명의 선택성 O3-TEOS 산화막을 이용한 층간절연막 평탄화 형성방법을 순차적으로 설명하기 위한 공정 단면도.

Claims (4)

  1. 하부층과의 절연을 위한 절연층 상부에 금속 배선을 형성하는 단계; 상기 금속 배선 및 노출된 절연막 상부에 제1층간 절연막을 형성하는 단계; 상기 제1층간 절연막을 이방성 식각하여 스페이서를 형성하는 제1차 식각처리와, 플루오르 플라즈마 처리를 행하는 제2차 식각처리로 이루어지는 2단계 식각처리 단계, 상기 전체 구조 상부에 선택성 O3-TEOS 산화막을 형성하는 단계, 상기 선택성 O3-TEOS 산화막을 금속 배선의 최상단부까지 블랭킷 에치 백을 실시하는 단계를 포함하는 것을 특징으로 하는 선택성 O3-TEOS 산화막을 이용한 층간 절연막의 평탄화 방법.
  2. 제1항에 있어서, 상기 제1층간 절연막은 TEOS 또는 SiH4-기본 산화막인 것을 특징으로 하는 선택성 O3-TEOS 산화막을 이용한 층간절연막의 평탄화 방법.
  3. 제1항 또는 제2항에 있어서, 상기 제1층간 절연막의 두께는 1000∼3000Å인 것을 특징으로 하는 선택성 O3-TEOS 산화막을 이용한 층간절연막의 평탄화 방법.
  4. 제1항에 있어서, 상기 금속 배선은 알루미늄 금속과 난반사 방지막의 조합막인 것을 특징으로 하는 선택성 O3-TEOS 산화막을 이용한 층간절연막의 평탄화 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950017574A 1995-06-26 1995-06-26 선택성 o3-teos 산화막을 이용한 층간절연막의 평탄화 방법 KR0161192B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950017574A KR0161192B1 (ko) 1995-06-26 1995-06-26 선택성 o3-teos 산화막을 이용한 층간절연막의 평탄화 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950017574A KR0161192B1 (ko) 1995-06-26 1995-06-26 선택성 o3-teos 산화막을 이용한 층간절연막의 평탄화 방법

Publications (2)

Publication Number Publication Date
KR970003627A true KR970003627A (ko) 1997-01-28
KR0161192B1 KR0161192B1 (ko) 1999-02-01

Family

ID=19418384

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950017574A KR0161192B1 (ko) 1995-06-26 1995-06-26 선택성 o3-teos 산화막을 이용한 층간절연막의 평탄화 방법

Country Status (1)

Country Link
KR (1) KR0161192B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100327145B1 (ko) * 1998-06-02 2002-03-13 가네꼬 히사시 반도체 장치 및 그 제조 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100620153B1 (ko) * 2002-09-04 2006-09-01 동부일렉트로닉스 주식회사 반도체 소자의 층간 절연막 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100327145B1 (ko) * 1998-06-02 2002-03-13 가네꼬 히사시 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
KR0161192B1 (ko) 1999-02-01

Similar Documents

Publication Publication Date Title
TWI246117B (en) Bilayer HDP CVD/PE CVD cap in advanced BEOL interconnect structures and method thereof
US6069069A (en) Method for planarizing a low dielectric constant spin-on polymer using nitride etch stop
KR0179292B1 (ko) 반도체소자의 다층배선 형성방법
JP2006005190A (ja) 半導体装置
KR19990006403A (ko) 반도체 장치의 콘택 플러그 형성 방법
US20050130407A1 (en) Dual damascene process for forming a multi-layer low-k dielectric interconnect
US6136688A (en) High stress oxide to eliminate BPSG/SiN cracking
US6674146B1 (en) Composite dielectric layers
US7531901B2 (en) Metal interconnection of semiconductor device and method for forming the same
KR970003627A (ko) 선택성 o_3- teos 산화막을 이용한 층간절연막의 평탄화 방법
KR100664339B1 (ko) 반도체 소자의 금속배선 형성방법
KR100277867B1 (ko) 반도체소자의배선형성방법
KR100389041B1 (ko) 에이치에스큐막을 층간절연막으로 사용하는 배선 형성 방법
KR100217906B1 (ko) 반도체 소자의 평탄화 방법
KR0171319B1 (ko) 금속배선의 절연막 형성방법
KR100315455B1 (ko) 반도체 소자 및 그 제조 방법
KR100241516B1 (ko) 반도체 소자의 층간 절연막 형성방법
KR970018200A (ko) 층간절연층 평탄화법
KR100234372B1 (ko) 반도체장치의 절연막 평탄화 방법
KR100272661B1 (ko) 반도체디바이스의층간절연막형성방법
KR20000027278A (ko) 반도체 소자의 금속 배선 형성 방법
KR20020055531A (ko) 반도체 소자의 금속배선 층간절연막 형성방법
TW425667B (en) Selectivity reduction method to different pattern densities for inter-metal dielectric during planarization processing
KR980005816A (ko) 반도체 장치의 금속층간 절연막 형성방법
KR960005847A (ko) 금속배선간 절연막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100726

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee