Claims (31)
데이타 항목의 기억을 위한 다수의 어드레스 가능 메모리 위치 및 액세스될 위치의 어드레스를 수신하는 메모리 어드레스 입력 수단을 구비하는 메모리와; 메모리 위치에 대응하는 입력 어드레스를 수신하는 주입력 수단과; 클럭 신호에 응답하여 카운트를 변경하는 카운터와; 상기 카운트와 입력 어드레스를 결합시켜 메모리 위치에 대응하는 조절된 어드레스를 발생시키고 상기 조절된 어드레스를 상기 메모리 어드레스 입력 수단에 공급하는 어드레스 조절수단 및; 상기 메모리 어드레스 입력 수단에 공급된 어드레스에서 상기 메모리 위치를 액세스하는 수단을 포함하는 것을 특징으로 하는 데이타 기억 장치.A memory having memory address input means for receiving a plurality of addressable memory locations for storing data items and addresses of locations to be accessed; Main input means for receiving an input address corresponding to a memory location; A counter for changing the count in response to the clock signal; Address adjusting means for combining the count and the input address to generate a regulated address corresponding to the memory location and supplying the regulated address to the memory address input means; And means for accessing the memory location at an address supplied to the memory address input means.
제1항에 있어서, 상기 카운터는 상기 클럭 신호에 응답하여 카운트를 증가시키고, 상기 어드레스 조절 수단은 카운트와 입력 어드레스를 합산하도록 배열되는 것을 특징으로 하는 데이타 기억 장치.2. The data storage device according to claim 1, wherein the counter increases the count in response to the clock signal, and the address adjustment means is arranged to sum the count and the input address.
제1항 또는 제2항에 있어서, 상기 카운터는 모듈로-n 카운터로서, n은 상기 메모리내 위치수인 것을 특징으로 하는 데이타 기억 장치.3. The data storage device according to claim 1 or 2, wherein the counter is a modulo-n counter, and n is the number of positions in the memory.
제1항 내지 3항 중 어느 한 항에 있어서, 상기 어드레스 조절 수단은, 카운트와 입력 어드레스의 결합을 통해 얻은 어드레스값을 수신하고 그 어드레스값이 메모리 위치 어드레스의 범위 외에 있을 경우 그 어드레스값을 메모리 위치에 대응하는 조절된 어드레스로 변환하는 맵핑 수단을 포함하는 것을 특징으로 하는 데이타 기억 장치.The memory device according to any one of claims 1 to 3, wherein the address adjusting means receives the address value obtained through the combination of the count and the input address, and when the address value is outside the range of the memory position address, And a mapping means for converting the address into a controlled address corresponding to the address.
제2항 또는 4항에 있어서, 상기 어드레스값이 메모리 위치의 최상위 어드레스 보다 클 경우, 상기 맵핑 수단은 메모리 위치에 대응하는 조절된 어드레스를 얻을 때까지 상기 메모리내 위치수만큼 상기 어드레스값을 감소기키는 것을 특징으로 하는 데이타 기억 장치.3. The memory device according to claim 2 or 4, wherein when the address value is larger than the highest address of the memory location, the mapping means decrements the address value by the number of positions in the memory until obtaining the adjusted address corresponding to the memory location And the data storage device.
제1항 또는 제2항에 있어서, 상기 주입력 수단은 입력 어드레스가 상기 메모리 위치의 일부를 포함하는 상기 메모리의 제1섹션내 위치에 대응하는지를 식별하는 수단을 포함함과 동시에, 상기 주입력 수단은 상기 어드레스 조절 수단에 상기 제1섹션내 위치에 대응하는 입력 어드레스를 공급하도록 배열되는 것을 특징으로 하는 데이타 기억 장치.3. A memory device according to claim 1 or 2, wherein said main input means comprises means for identifying whether an input address corresponds to a position in a first section of said memory that includes a portion of said memory location, Is arranged to supply the address adjusting means with an input address corresponding to the position in the first section.
제6항에 있어서, 상기 카운터는 모듈로-p 카운터로서, p은 상기 메모리의 제1센션내 위치수인 것을 특징으로 하는 데이타 기억 장치.7. The data storage device of claim 6, wherein the counter is a modulo-p counter, wherein p is the number of positions in the first sector of the memory.
제6항 또는 제7항에 있어서, 상기 어드레스 조절 수단은, 카운트와 입력 어드레스의 결합을 통해 얻은 어드레스값을 수신하고 상기 어드레스값이 상기 제1섹션내 메모리 위치 어드레스의 범위 외에 있을 경우 상기 어드레스값을 상기 제1섹션내 메모리 위치에 대응하는 조절된 어드레스로 변환하는 맵핑 수단을 포함하는 것을 특징으로 하는 데이타 기억 장치.The memory device according to claim 6 or 7, wherein the address adjusting means receives the address value obtained through the combination of the count and the input address and, when the address value is out of the range of the memory location address in the first section, To the adjusted address corresponding to the memory location in the first section. ≪ Desc / Clms Page number 13 >
제2항에 종속되는 제8항에 있어서, 상기 어드레스값이 상기 제1섹션내 메모리 위치의 최상위 어드레스보다 클 경우, 상기 맵핑 수단은 상기 제1섹션내 메모리 위치에 대응하는 조절된 어드레스를 얻을 때까지 상기 제1섹션내 위치수만큼 상기 어드레스값을 감소시키는 것을 특징으로 하는 데이타 기억 장치.9. The method of claim 8, wherein when the address value is greater than the highest address of the memory location in the first section, the mapping means obtains the adjusted address corresponding to the memory location in the first section And the address value is decreased by the number of positions in the first section.
제6항 내지 9항 중 어느 한 항에 있어서, 제어 신호에 응답하여, 상기 주입력 수단에 의해 상기 어드레스 조절 수단으로 출력된 입력 어드레스가 상기 카운트에 의해 변경되지 않은채 상기 메모리 어드레스 입력 수단에 공급되도록 상기 어드레스 조절 수단을 스위치하는 바이패스 수단을 더 포함하는 것을 특징으로 하는 데이타 기억 장치.The memory device according to any one of claims 6 to 9, wherein, in response to a control signal, the input address output to the address adjustment means by the main input means is supplied to the memory address input means Further comprising bypass means for switching said address adjusting means so that said address adjusting means is switched.
제1항에 있어서, 상기 메모리는 상기 메모리 위치의 일부를 포함하는 섹션을 다수 구비하고, 상기 장치는 각 센션에 대해, 클럭 신호에 응답하여 변경되는 카운트를 공급된 입력 어드레스와 결합시켜 조절된 어드레스를 발생시키고 상기 조절된 어드레스를 상기 메모리 어드레스 입력 수단에 공급하도록 배열된 어드레스 조절 수단을 더 포함하고, 상기 주입력 수단은 입력 어드레스에 대응하는 위치를 포함하는 상기 메모리의 섹션을 식별하여 상기 입력 어드레스를 상기 섹션에 대한 조절 수단에 공급하는 수단을 포함하는 것을 특징으로 하는 데이타 기억 장치.3. The method of claim 1, wherein the memory comprises a plurality of sections including a portion of the memory location, the device comprising, for each sentence, a count modified in response to a clock signal, And address adjusting means arranged to supply the adjusted address to the memory address input means, wherein the main input means identifies a section of the memory including a position corresponding to the input address, To said control means for said section. ≪ Desc / Clms Page number 24 >
제11항에 있어서, 상기 카운트는 상기 클럭 신호에 응답하여 카운터에 의해 증가되고, 상기 어드레스 조절 수단은 상기 카운트와 상기 입력 어드레스를 합산하도록 배열되는 것을 특징으로 하는 데이타 기억 장치.12. The data storage device according to claim 11, wherein the count is incremented by a counter in response to the clock signal, and the address adjustment means is arranged to sum the count and the input address.
제11항 또는 12항에 있어서, 상기 메모리의 각 센션에 대해 독립된 어드레스 조절수단이 제공되는 것을 특징으로 하는 데이타 기억 장치.The data storage device according to claim 11 or 12, wherein independent address adjustment means are provided for each session of the memory.
제11항 내지 제13항 중 어느 한 항에 있어서, 상기 각 섹션에 대한 조절 수단은 모듈로-p 카운터로부터의 카운트를 수신하는데, 여기서 p는 상기 섹션의 위치수인 것을 특징으로 하는 데이타 기억 장치.14. The data storage device according to any one of claims 11 to 13, wherein the adjustment means for each section receives a count from the modulo p counter, where p is the number of positions of the section. .
제11항 내지 제14항 중 어느 한 항에 있어서, 상기 각 섹션에 대한 조절 수단은, 카운트와 입력 어드레스의 결합을 통해 얻은 어드레스값을 수신하고 상기 어드레스값이 상기 섹션내 위치 어드레스의 범위 외에 있을 경우 상기 어드레스값을 상기 섹션내 위치에 대응하는 조절된 어드레스로 변환하는 맵핑 수단을 포함하는 것을 특징으로 하는 데이타 기억 장치.15. The apparatus according to any one of claims 11 to 14, wherein the adjustment means for each section receives an address value obtained through a combination of a count and an input address and the address value is outside the range of position addresses in the section And mapping means for converting the address value into an adjusted address corresponding to the position in the section.
제12항에 또는 제15항에 있어서, 상기 어드레스값이 상기 섹션내 메모리 위치의 최상위 어드레스보다 클 경우, 상기 조절 수단은 상기 섹션내 위치에 대응하는 조절된 어드레스를 얻을 때까지 상기 섹션내 메모리 위치수만큼 상기 어드레스값을 감소시키는 것을 특징으로 하는 데이타 기억 장치.16. The method of claim 12 or claim 15, wherein, if the address value is greater than the highest address of the memory location in the section, The address value is decreased by a predetermined number.
제11항 내지 16항 중 어느 한 항에 있어서, 제어 신호에 응답하여, 상기 주입력 수단에 의해 상기 섹션이 공급되는 상기 조절 수단으로 공급된 입력 어드레스가 상기 카운트에 의해 변경되지 않은 채 상기 메모리 어드레스 입력 수단에 공급되도록 상기 메모리 섹션에 대한 상기 어드레스 조절 수단을 스위치하는 바이패스 수단을 더 포함하는 것을 특징으로 하는 데이타 기억 장치.A memory device according to any one of claims 11 to 16, wherein, in response to a control signal, an input address supplied by said main input means to said adjustment means to which said section is supplied is not changed by said count, Further comprising bypass means for switching said address adjusting means for said memory section to be supplied to said input means.
제11항 내지 17항 중 어느 한 항에 있어서, 상기 섹션중 적어도 일부는 동일 개수의 메모리 위치를 포함하는 것을 특징으로 하는 데이타 기억 장치.The data storage device according to any one of claims 11 to 17, wherein at least some of the sections include the same number of memory locations.
제11항 내지 18항 중 어느 한 항에 있어서, 상기 메모리 어드레스 입력 수단은 상기 메모리내 모든 위치를 어드레스하는 단일 어드레스 입력인 것을 특징으로 하는 데이타 기억 장치.The data storage device according to any one of claims 11 to 18, wherein the memory address input means is a single address input for addressing all locations in the memory.
실질상 첨부된 도면을 참조하여 전술된 데이타 기억 장치.Substantially as described above with reference to the accompanying drawings.
제1항 내지 20항 중 어느 한 항에서 청구된 적어도 하나의 데이터 기억 장치를 포함하는 디지탈 데이타 샘플 처리용 데이타 처리기에 있어서, 상기 클럭 신호는 상기 데이타 샘플 클럭 신호이고, 상기 처리기는 상기 클럭 신호의 매주기에서 상기 처리기의 프로그램 스토어에 기억된 명령 시퀀스에 따라 일련의 동작을 수행하도록 배열되는데, 상기 명령중 적어도 일부는 상기 메모리의 액세스하기 위해 상기 데이타 기억 장치에 공급될 입력 어드레스에 대응하는 어드레스 데이타를 포함하는 것을 특징으로 하는 데이타 기억 장치.A data processor for processing digital data samples comprising at least one data storage device as claimed in any one of claims 1 to 20, wherein the clock signal is the data sample clock signal, At least one of the instructions being arranged to perform a sequence of operations in accordance with a sequence of instructions stored in a program store of the processor in each cycle wherein at least some of the instructions include address data corresponding to an input address to be supplied to the data storage for accessing the memory And the data storage device.
실질상 첨부된 도면을 참조하여 전술된 데이타 처리기.Substantially as hereinbefore described with reference to the accompanying drawings.
제21항 또는 22항에서 청구된 데이타 처리기를 다수 포함하는 데이타 처리 장치.A data processing apparatus comprising a plurality of data processors as claimed in claim 21 or 22.
제23항에서 청구된 바와 같은 디지탈 오디오 데이타 처리 장치.An apparatus for processing digital audio data as claimed in claim 23.
데이타 항목의 기억을 위한 다수의 어드레스 가능 메모리 위치를 갖는 메모리를 액세스하는 방법에 있어서, 상기 메모리의 위치에 대응하는 입력 어드레스를 발생시키는 단계와; 클럭 신호에 응답하여 카운트를 변경하는 단계와; 상기 입력 어드레스와 상기 카운트를 결합시켜 메모리 위치에 대응하는 조절된 어드레스를 발생시키는 단계 및; 상기 조절된 어드레스에 대응하는 메모리 위치를 액세스하는 단계를 포함하는 것을 특징으로 하는 메모리 액세스 방법.A method of accessing a memory having a plurality of addressable memory locations for storage of data items, the method comprising: generating an input address corresponding to a location of the memory; Changing a count in response to a clock signal; Combining the input address and the count to generate a regulated address corresponding to a memory location; And accessing a memory location corresponding to the adjusted address.
제25항에 있어서, 상기 입력 어드레스가 상기 메모리의 제1섹션내 위치에 대응하는지의 여부를 식별하여, 만일 대응한다면 상기 메모리를 액세스하는 조절된 액세스를 발생시키고, 대응하지 않는다면 상기 입력 어드레스에 대응하는 메모리 위치를 액세스하는 단계를 더 포함하는 것을 특징으로 하는 메모리 액세스 방법.26. The method of claim 25, further comprising: identifying whether the input address corresponds to a location within a first section of the memory, generating a regulated access to access the memory if a match is found, Accessing a memory location in which the memory access is to be performed.
제25항에 있어서, 상기 메모리는 상기 메모리 위치의 일부를 포함하는 섹션을 다수 구비하고, 상기 방법은, 입력 어드레스에 대응하는 위치를 포함하는 상기 메모리의 섹션을 식별하고 상기 섹션의 제어 신호의 상태에 따라 상기 섹션을 액세스하는 조절된 어드레스를 발생시키거나 상기 입력 어드레스에 대응하는 위치를 액세스하는 단계를 더 포함하는 것을 특징으로 하는 메모리 액세스 방법.26. The memory of claim 25, wherein the memory comprises a plurality of sections including a portion of the memory location, the method comprising: identifying a section of the memory that includes a location corresponding to an input address; Generating a regulated address that accesses the section according to the input address, or accessing a location corresponding to the input address.
제26항 또는 27항에 있어서, 상기 메모리의 상기 섹션 또는 각 섹션에 대해, 모듈로 p 카운터는 상기 클럭 신호에 의해 증가되어 상기 카운트를 발생시키는데, 여기서 p는 상기 섹션내 메모리 위치수이고, 상기 조절된 어드레스는 상기 카운트와 상기 입력 어드레스를 합산함으로써 발생되는 것을 특징으로 하는 메모리 액세스 방법.26. The method of claim 26 or 27, wherein for the section or each section of the memory, a modulo p counter is incremented by the clock signal to generate the count, wherein p is the number of memory locations in the section, Wherein the adjusted address is generated by summing the count and the input address.
디지탈 데이타 샘플을 처리하는 데이타 처리 방법에 있어서, 상기 처리 방법은 각 데이타 샘플링 주기에서 소정의 명령 시퀀스에 따라 일련의 처리 동작을 수행하는 단계를 포함하는데 상기 동작 중 적어도 한 동작은 제28항에서 청구된 메모리 액세스 방법에 의해 메모리를 액세스하여 상기 메모리의 섹션 또는 상기 섹션에 현재의 데이타 샘플을 기록하고, 상기 메모리 기록 액세스 동작을 위한 상기 입력 어드레스는 상기 동작의 명령에 의해 지시되고, 상기 클럭 신호는 상기 데이타 샘플 클럭 신호이며, 상기 현재의 데이타 샘플에 대응하는 이전 데이타 샘플은 현재와 이전 샘플의 기억 사이의 데이타 샘플주기와 도일한 값이 감산되는 상기 기록 어드레스 동작용에 대응하는 입력 어드레스용 상기 메모리 액세스 방법을 사용하여 상기 메모리로부터 판독될 수 있는 것을 특징으로 하는 데이타 처리 방법.A data processing method for processing a digital data sample, the processing method comprising performing a series of processing operations in accordance with a predetermined command sequence in each data sampling period, wherein at least one of the operations Wherein the input address for the memory write access operation is indicated by an instruction of the operation and wherein the clock signal is at least one of: Wherein the previous data sample corresponding to the current data sample is a data sample clock signal for the input address corresponding to the write address operation in which an even value is subtracted from a data sample period between current and previous sample & Access method, The data can be read.
실질상 첨부된 도면을 참조하여 전술된 데이타 처리 방법.Substantially as hereinbefore described with reference to the accompanying drawings.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: It is disclosed by the contents of the first application.