Claims (5)
E1 프레임의 특정 타임 슬롯을 통해 1PPS(Pulse Per Second) 클럭 전송시 상기 1PPS 클럭의 천이상태가발생한 순간부터 이후 가장 최단 시간에 나타나는 특정 타임 슬롯간의 지연 시간을 측정하는 1PPS 발생 시각 계산회로와,상기 1PPS 발생 시간 계산회로로부터 출력되는 1PPS 천이 정보와 TOD(Time Of Day) 정보를 E1프레임의 특정 타임슬롯을통해서 전송하는 1PPS 천이 정보 및 TOD 정보 전송회로로 구성되는 것을 특징으로 하는 디지틀 통신망의 시각 정보 전송회로.A 1PPS generation time calculation circuit for measuring a delay time between a specific time slot appearing at the shortest time after the transition state of the 1PPS clock occurs when 1PPS clock is transmitted through a specific time slot of an E1 frame; 1PPS transition information and TOD information transmission circuit for transmitting 1PPS transition information and TOD (Time Of Day) information output from a 1PPS generation time calculating circuit through a specific time slot of an E1 frame, wherein the time information of the digital communication network Transmission circuit.
제1항에 있어서, 상기 특정 타임 슬롯은 타임 슬롯16인 것을 특징으로 하는 디지틀 통신망의 시각 정보 전송회로.2. The time information transmission circuit of a digital communication network according to claim 1, wherein the specific time slot is time slot 16.
제1항에 있어서, 상기 1PPS 발생 시각 계산회로는 1PPS 클럭의 천이점으로부터 상기 E1 프레임 최초의 특정 타임 슬롯까지의 지연시간중에서 2.048MHz 클럭(TCLK)의 갯수를 카운트하는 제1카운터(100), 상기 제1카운터(100)의 출력을 저장하는제1레지스터(101), 1PPS 클럭의 천이점으로부터 상기 E1 프레임 최초의 특정 타임 슬롯까지의 지연시간중에서 타임 슬롯의 갯수를 카운트하는 제2카운터(102), 상기 제2 카운터(102)의 출력을 저장하는 제2레지스터(103), 및 1PPS 클럭,256KHz클럭(TCHCLK), 및 특정 타임 슬롯 동안에만 하이 상태를 유지하는 제어신호(TSTS)를 입력으로하여 상기 제1 및 제2 카운터(100,102)가 인에이블되어 카운팅되도록 제어하는 카운터 제어부(111)로 구성되는 것을 특징으로 하는 디지틀통신망의 시각 정보 전송회로.The first counter 100 of claim 1, wherein the 1PPS generation time calculating circuit counts the number of 2.048 MHz clocks TCLK in the delay time from the transition point of the 1PPS clock to the specific time slot of the first E1 frame. A first register 101 that stores the output of the first counter 100, and a second counter 102 that counts the number of time slots in the delay time from the transition point of the 1PPS clock to the first specific time slot of the E1 frame. ), A second register 103 that stores the output of the second counter 102, and a 1PPS clock, a 256KHz clock TCHCLK, and a control signal TSTS that remains high only during a particular time slot as inputs. And a counter control unit (111) for controlling the first and second counters (100, 102) to be enabled and counted.
제3항에 있어서, 상기 카운터 제어부(111)는 상기 1PPS 클럭을 반전시키는 인버타(108), 상기 인버터(108)의 출력을 클리어 입력으로 하고 상기 256KHz 클럭(TCHCLK)을 클럭 입력으로 하는 제 1D 플립플롭(109), 상기 제 1D 플립플롭(109)의 출력과 1PPS 클럭을 논리합하는 OR 게이트(105), 상기 OR 게이트(105)의 출력을 2분주하여 상기 제1카운터(100)의 인에이블단자로 출력하는 2분주기(104), 상기 제 1D 플립플롭(109)의 출력과 제어신호(TSTS)를 배타적 노리합하는 배타적 OR 게이트(107), 상기 인버타(108)의 출력을 클리어 입력으로 하고 상기 배타적 OR 게이트(107)의 출력을 클럭 입력으로 하는제 2D 플립플롭(110), 및 상기 배타적 OR 게이트(107)와 제 2D 플립플롭(110)의 반전 출력을 논리곱하여 상기 제2카운터의 인에이블 단자로 출력하는 AND 게이트(106)로 구성되는 것을 특징으로 하는 디지틀 통신망의 시간 정보 전송회로.The 1D of claim 3, wherein the counter controller 111 sets the inverter 108 for inverting the 1PPS clock and the output of the inverter 108 as a clear input and the 256KHz clock TCHCLK as a clock input. The first counter 100 is enabled by dividing the flip-flop 109, the OR gate 105 for ORing the output of the 1D flip-flop 109 and the 1PPS clock, and the output of the OR gate 105. A two-time divider 104 for outputting to the terminal, an exclusive OR gate 107 for exclusively combining the output of the 1D flip-flop 109 with the control signal TSTS, and the output of the inverter 108 as clear inputs. And an inverted output of the 2D flip-flop 110 and the inverted outputs of the exclusive OR gate 107 and the 2D flip-flop 110 as the clock inputs of the second counter. And AND gate 106 for outputting to the enable terminal. Is a time information transmission circuit of a digital communication network.
제1항에 있어서, 상기 1PPS 천이 정보 및 TOD 정보 전송회로는 상기 1PPS 클럭을 반전시키는 인버터(202), 상기 인버타(202)의 출력을 클리어 입력으로 하고 특정 타임슬롯 동안에만 하이 상태를 유지하는 제어신호(TSTS)를 클럭 입력으로 하는 D플립플롭(205), 상기 제어신호(TSTS)와 2.048MHz클럭(TCLK)을 논리곱하는 제 1AND 게이트(203), 상기 제 1AND 게이트(203)와 D플립플롭(205)의 반전 출력을 논리곱하는 제2AND 게이트(204)의 출력을 클럭입력으로 하여 상기 1PPS 발생 시각 계산회로로부터 출력되는 1PPS 천이 정보를 E1프레임에 삽입하기 위해 저장하는 제1쉬프트 레지스터(201), 상기 제 1AND 게이트(203)의 출력과 D플립플롭(205)의 출력을 논리곱하는 제 3AND 게이트(208), 상기1PPS 발생 시간 계산회로로부터 출력되는 직렬 TOD 정보를 병렬로 변환시키는 직렬/병렬 쉬프트 레지스터(206), 상기 제3AND 게이트(208)의 출력을 클럭 입력으로하여 상기 직렬/병렬 쉬프트 레지스터(206)로부터 출력되는 TOD 정보를 E1프레임에 삽입하기 위해 저장하는 제2쉬프트레지스터(207), 및 상기 제1 및 제2쉬프트 레지스터(201,207)의 출력과 데이터 수신신호(RXDATA)를 논리합하여 E1프레임 중에서 특정 타임 슬롯 동안에 1PPS 정보와 TOD 정보를 실어 보내는 OR 게이트(209)로 구성되는 것을 특징으로 하는 디지틀 통신망의 시각 정보 전송회로.2. The apparatus of claim 1, wherein the 1PPS transition information and the TOD information transmission circuit are configured to clear the outputs of the inverter 202 and the inverter 202 that invert the 1PPS clock and maintain a high state only during a specific timeslot. D flip-flop 205 using a control signal TSTS as a clock input, a first AND gate 203 that ANDs the control signal TSTS with a 2.048 MHz clock TCLK, and the first AND gate 203 and D flip A first shift register 201 for storing 1PPS transition information outputted from the 1PPS generation time calculating circuit into an E1 frame by using the output of the second AND gate 204 that ANDs the inverted output of the flop 205 as a clock input. ), A third AND gate 208 that logically multiplies the output of the first AND gate 203 by the output of the D flip-flop 205, and a serial / parallel which converts serial TOD information output from the 1PPS generation time calculating circuit in parallel. Shift regis A second shift register 207 for storing the TOD information output from the serial / parallel shift register 206 to be inserted into an E1 frame using the output of the third AND gate 208 as a clock input; And an OR gate 209 which combines the output of the first and second shift registers 201 and 207 and the data reception signal RXDATA to carry 1PPS information and TOD information during a specific time slot in an E1 frame. Time information transmission circuit of a digital communication network.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.