KR100198223B1

KR100198223B1 - Time slot strove signal generating device for pcs

Info

Publication number: KR100198223B1
Application number: KR1019950059548A
Authority: KR
Inventors: 곽재봉
Original assignee: 유기범; 대우통신주식회사
Priority date: 1995-12-27
Filing date: 1995-12-27
Publication date: 1999-06-15
Also published as: KR970055924A

Abstract

본 발명은 휴대용 전화기 등의 개인통신장치에 있어서 기지국으로부터 송신되어 온 프레임개시신호와 사용이 허용된 타임슬롯번호를 근거로 해당하는 타임슬롯(Time Slot)에 대한 스트로브(Strobe)신호를 생성하도록 된 개인통신 시스템용 단말기의 타임슬롯 스트로브신호 발생장치에 관한 것으로서, 13MHz의 클록을 기준으로 하여 각 데이터 비트를 48클록의 길이를 함과 더불어, 156.25비트로 하나의 타임슬롯을 구성하도록 된 개인통신 시스템에 있어서, 13MHz와 기준클록을 생성하는 클록발생수단과, 상기 기준클록과 프레임개시신호를 근거로 비트동기신호를 생성하는 비트동기신호 발생수단, 상기 비트동기신호와 기준클록을 근거로 타임슬롯동기신호를 생성하는 타임슬롯동기신호 발생수단, 상기 타임슬롯동기신호를 계수하여 현재의 타임슬롯번호를 출력하는 타임슬롯번호 계수수단, 외부로부터 설정된 타임슬롯번호를 저장하는 래치수단 및, 상기 타임슬롯번호 계수수단에 의해 계수된 타임슬롯번호와 상기 래치수단에 의해 등록된 타임슬롯번호를 비교하여 양 데이터가 일치하는 기간에 대응하는 클록신호를 출력하는 비교수단을 포함하여 구성된 것을 특징으로 한다.The present invention is to generate a strobe signal for a corresponding time slot based on a frame start signal transmitted from a base station and a time slot number allowed for use in a personal communication device such as a portable telephone. The present invention relates to a time slot strobe signal generator of a terminal for a personal communication system, wherein each data bit has a length of 48 clocks based on a 13 MHz clock and a time slot of 156.25 bits. Clock synchronization means for generating a 13 MHz reference clock and a bit synchronization signal generation means for generating a bit synchronization signal based on the reference clock and the frame start signal; and a time slot synchronization signal based on the bit synchronization signal and the reference clock. A time slot synchronizing signal generating means for generating a current time slot number by counting the time slot synchronizing signal; A time slot number counting means, a latch means for storing a time slot number set from the outside, and a time slot number counted by the time slot number counting means and a time slot number registered by the latching means. And comparing means for outputting a clock signal corresponding to a period in which is equal to.

Description

Time slot strobe signal generator for personal communication terminal

제1도는 개인통신 시스템의 전반적인 구성을 나타낸 시스템구성도.1 is a system configuration diagram showing the overall configuration of a personal communication system.

제2도는 제1도에 나타낸 개인통신 시스템에 있어서의 송수신 데이터의 프레임구성을 나타낸 구성도.2 is a configuration diagram showing a frame structure of transmission / reception data in the personal communication system shown in FIG.

제3도는 본 발명의 1실시예에 따른 개인통신 시스템용 단말기의 타임슬롯 스트로브신호 발생장치의 구성을 나타낸 회로구성도.3 is a circuit diagram showing the configuration of a time slot strobe signal generator of a terminal for a personal communication system according to an embodiment of the present invention.

제4도는 제3도에 나타낸 장치의 동작을 설명하기 위한 타이밍차트.4 is a timing chart for explaining the operation of the apparatus shown in FIG.

제5도는 제3도에 나타낸 장치의 동작을 설명하기 위한 타이밍차트.5 is a timing chart for explaining the operation of the apparatus shown in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 단말기 2(2₁∼3n) : 기지국1: terminal 2 (2 _{1 to} 3n): base station

3(3₁∼3n) : 기지국 제어기 4 : 교환기3 (3 _{1 to} 3n): base station controller 4: switchboard

5 : 인증센터 30 : 비트동기신호 발생부5: authentication center 30: bit synchronization signal generator

40 : 타임슬롯 동기신호 발생부 41 : 156비트신호 발생부40: time slot synchronization signal generator 41: 156 bit signal generator

42 : 12클록 계수부 50 : 리셋트부42: 12 clock counting section 50: reset section

60 : 타임슬롯번호 계수부 AND1∼AND3 : 앤드게이트60: time slot number counter AND1 to AND3: AND gate

C₁∼C₆: 카운터 CP1 : 비교기C _{1 to} C ₆ : Counter CP1: Comparator

IV1∼IV14 : 인버터 LA1 : 래치회로IV1 to IV14: Inverter LA1: Latch Circuit

NAND1∼NAND3 : 낸드게이트NAND1 to NAND3: NAND gate

본 발명은 휴대용 전화기 등의 개인통신장치에 관한 것으로, 특히 기지국으로부터 송신되어 온 프레임개시신호와 사용이 허용된 타임슬롯 번호를 근거로 해당하는 타임슬롯(Time Slot)에 대한 스트로브(Strobe) 신호를 생성하도록 된 개인통신 시스템용 단말기의 타임슬롯 스트로브 신호 발생장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a personal communication device such as a portable telephone. In particular, the present invention relates to a strobe signal for a corresponding time slot based on a frame start signal transmitted from a base station and a time slot number allowed for use. A time slot strobe signal generator of a terminal for a personal communication system is generated.

최근, 통신기술이 급속도로 발전되면서 개인이 임의의 장소에서 또는 한 장소에서 다른 장소로 이동하면서 다른 사람과 통신을 행할 수 있도록 된 개인통신시스템이 개발되어 일반화되고 있다.Recently, with the rapid development of communication technology, a personal communication system has been developed and generalized so that an individual can communicate with another person while moving from an arbitrary place or from one place to another.

이러한 개인통신 시스템은 크게 TDMA(Time Division Multiple Access) 방식과 CDMA(Code Division Multiple Access) 방식으로 분할되어 있는 바, 여기서 TDMA 방식은 시스템의 안정성과 기술의 완성도가 높다는 이유로 전세계적으로 폭넓게 사용되고 있다.The personal communication system is largely divided into a time division multiple access (TDMA) system and a code division multiple access (CDMA) system. The TDMA system is widely used worldwide because of the high stability of the system and completeness of technology.

제1도는 개인통신 시스템, 특히 TDMA 방식에 따른 개인통신 시스템의 구성을 개략적으로 나타낸 구성도로, 도면에서 참조번호 1은 개인이 휴대하게 되는 단말기이고, 2(2₁∼2n)는 다수의 단말기(1)와 각종 데이터를 송수신하여 단말기(1)에 대한 무선신호의 송수신과 통신프로토콜의 변환 및 암호화/복호화 등을 실행하는 기지국, 3(3₁∼3n)은 다수의 기지국(2 : 2₁∼2n)을 관리하면서 각 단말기(1)에 대한 통신채널의 할당제어와 핸드오버(Hand Over)결정 등의 기능을 수행하는 기지국 제어기, 4는 이 기지국 제어기(3)와 국선 또는 국설교환기와 이후에 설명할 인증센터(5)를 연결처리하는 교환기, 5는 각 단말기(1)에 대한 고유번호 등을 구비하여 임의의 단말기(1)에 대한 사용허가와 과금처리 등을 실행하는 인증센터이다.1 is a configuration diagram schematically showing the configuration of a personal communication system, in particular a TDMA system according to the TDMA scheme, in which reference numeral 1 denotes a terminal to be carried by an individual, and 2 (2 _{1 to} 2n) denotes a plurality of terminals ( 1) A base station which transmits / receives various data to and from the wireless signal to the terminal 1 and performs communication protocol conversion, encryption / decryption, etc., and 3 (3 _{1 to} 3n) are multiple base stations (2: 2 ₁ to 2n), the base station controller which performs functions such as allocation control and handover decision of the communication channel for each terminal 1, and the base station controller 3 and the trunk line or the local exchange are subsequently connected. An exchange that connects the authentication center 5 to be described, 5 is an authentication center that executes a license and charge processing for any terminal 1 by providing a unique number for each terminal 1 and the like.

상기 구성으로 된 개인통신 시스템에 있어서는 임의의 단말기(1)가 특정한 지역내에 있게 되면, 그 지역을 관할하는 기지국(2)은 해당 단말기(1)의 존재를 확인하여 이를 기지국 제어기(3)로 보고하게 되고, 기지국 제어기(3)는 그 단말기(1)의 등록상태를 인증센터(5)로부터 확인한 후 기지국(2)을 통해 통화에 필요한 암호코드 등을 할당함으로써 해당 단말기(1)를 사용가능상태로 설정함과 더불어, 다른 단말기(1)로부터의 호출등을 해당 단말기(1)로 연결시켜 주게 된다.In the personal communication system having the above configuration, when any terminal 1 is located in a specific area, the base station 2 having jurisdiction over the area confirms the existence of the terminal 1 and reports it to the base station controller 3. The base station controller 3 checks the registration status of the terminal 1 from the authentication center 5 and then assigns an encryption code or the like necessary for a call through the base station 2 to enable the corresponding terminal 1 to be used. In addition, the call, etc. from the other terminal (1) is connected to the terminal (1).

그런데 상기한 개인통신 시스템에 있어서는 상술한 바와 같이 기지국(2)과 단말기(1)가 무선통신을 통해 데이터를 송수신함으로써 개인에 대한 통화기능을 제공하도록 되어 있기 때문에 기지국(2)과 단말기(1)간의 데이터 송수신을 위해 그 송수신방법이나 송수신 데이터의 규격을 일치시킬 필요가 있게 된다. 이러한 점을 고려하여 일반적으로 TDMA방식의 개인통신 시스템에 있어서는 GSM(Global System for Mobile communication) 규격에 따라 시스템을 구성하도록 되어 있다.However, in the personal communication system described above, the base station 2 and the terminal 1 transmit and receive data through wireless communication, so that the base station 2 and the terminal 1 are provided. In order to transmit / receive data between them, it is necessary to match the transmission / reception method or the specification of the transmission / reception data. In consideration of this point, in general, in a TDMA type personal communication system, the system is configured according to the GSM (Global System for Mobile communication) standard.

상기 GSM 규격에 따르면, 상기 기지국 제어기(3)와 기지국(2)은 LAPD 프로토콜, 기지국(2)과 단말기(1)는 LAPDm 프로토콜에 따라 데이터의 송수신을 행하도록 되어 있다.According to the GSM standard, the base station controller 3 and the base station 2 transmit and receive data according to the LAPD protocol, and the base station 2 and the terminal 1 perform the LAPDm protocol.

또한, GSM 규격에 따르면 각 기지국(또는 단말기)은 데이터 송수신을 위한 4개의 무선캐리어를 구비하고 각 무선캐리어에 대해 8개의 타임슬롯(TS : Time Slot)을 구비하도록 되어 있으며, 각 타임슬롯은 156.25비트로 구성하도록 되어 있는 바, 여기서 각 타임슬롯은 단말기의 제어 데이터와 트래픽 데이터 송신용으로서 기지국 제어 기(3)에 의해 할당되게 된다.In addition, according to the GSM standard, each base station (or terminal) has four radio carriers for data transmission and reception, and eight time slots (TS) for each radio carrier, and each time slot is 156.25. In this case, each time slot is allocated by the base station controller 3 for transmission of control data and traffic data of the terminal.

또한, 기지국(2)과 단말기(1)는 13MHz의 클록을 기준으로 동작하여 상기 타임슬롯(75)을 구성하는 각 비트는 48클록의 길이를 갖도록 함과 더불어, 제2도에 나타낸 바와 같이 상기 8개의 타임슬롯(75)을 1프레임으로 하여, 제어데이터의 경우에는 51개의 프레임을 포함하는 51-멀티프레임, 트래픽 데이터(음성 및 데이터)의 경우에는 26개의 프레임을 포함하는 26-멀티프레임으로 구성하도록 되어 있다.In addition, the base station 2 and the terminal 1 operate on the basis of a 13 MHz clock so that each bit constituting the timeslot 75 has a length of 48 clocks, and as shown in FIG. With eight timeslots 75 as one frame, 51-multiframe includes 51 frames for control data and 26-multiframe includes 26 frames for traffic data (voice and data). It is supposed to constitute.

그리고, 상기 구성에서 기지국(2)은 각 단말기(1)에 데이터 프레임의 개시순간을 나타내기 위한 프레임 개시신호와 사용하게 될 타임슬롯 번호를 송출하게 되고, 각 단말기(1)는 상기 프레임개시신호를 근거로 기지국(2)과 데이터 송수신에 대한 동기를 일치시킨 후, 그 할당된 타임슬롯 구간을 통해 기지국(2)과 각종 데이터 송수신을 실행함으로써 사용자에게 통화기능을 제공하도록 되어 있다.In the above configuration, the base station 2 transmits a frame start signal and a time slot number to be used to indicate the start time of the data frame to each terminal 1, and each terminal 1 transmits the frame start signal. After the synchronization with the base station 2 is synchronized with the base station 2 for the data transmission and reception, various types of data transmission and reception are performed with the base station 2 through the assigned time slot period to provide a call function to the user.

따라서, 상술한 개인통신 시스템에 있어서는 단말기(1)에서 기지국(2)으로부터 송출되어 온 타임슬롯 번호를 근거로 데이터송수신을 위한 소정의 스트로브신호를 생성하는 것이 필요하게 되는 바, 본 발명은 이와 같은 단말기의 타임슬롯 스트로브신호 발생장치를 제공함에 그 목적이 있는 것이다.Therefore, in the above-described personal communication system, it is necessary to generate a predetermined strobe signal for data transmission and reception based on the time slot number transmitted from the base station 2 in the terminal 1. It is an object of the present invention to provide a time slot strobe signal generator of a terminal.

상기 목적을 실현하기 위한 본 발명에 따른 개인통신용 단말기 타임슬롯 스트로브신호 발생장치는 13MHz의 클록을 기준으로 하여 각 데이터 비트를 48클록의 길이를 함과 더불어 156.25비트로 하나의 타임 슬롯을 구성하도록 된 개인통신 시스템에 있어서, 13MHz의 클록을 기준으로 하여 각 데이터 비트를 48클록의 길이를 함과 더불어, 156.25비트로 하나의 타임슬롯을 구성하도록 된 개인통신 시스템에 있어서. 13MHz의 기준클록을 생성하는 클록발생수단과, 상기 기준클록과 프레임개시신호를 근거로 비트동기신호를 생성하는 비트동기신호 발생수단, 상기 비트동기신호와 기준클록을 근거로 타임슬롯동기신호를 생성하는 타임슬롯동기신호 발생수단, 상기 타임슬롯동기신호를 계수하여 현재의 타임슬롯번호를 출력하는 타임슬롯번호 계수수단, 외부로부터 설정된 타인슬롯번호를 저장하는 래치수단 및, 상기 타임슬롯번호 계수수단에 의해 계수된 타임슬롯번호와 상기 래치수단에 의해 등록된 타임슬롯번호를 비교하여 양 데이터가 일치하는 기간에 대응하는 클록신호를 출력하는 비교수단을 포함하여 구성된 것을 특징으로 한다.Personal communication terminal time slot strobe signal generator according to the present invention for realizing the above object is configured to configure one time slot with 156.25 bits with each data bit length of 48 clocks based on a 13 MHz clock. A communication system comprising: a 48-clock length of each data bit on the basis of a 13 MHz clock, and a time slot of 156.25 bits. Clock generation means for generating a 13 MHz reference clock, bit synchronization signal generation means for generating a bit synchronization signal based on the reference clock and the frame start signal, and time slot synchronization signal generation based on the bit synchronization signal and the reference clock; A time slot synchronous signal generating means, a time slot number counting means for counting the time slot synchronous signal and outputting a current time slot number, a latch means for storing a tine slot number set from the outside, and the time slot number counting means And a comparison means for comparing the time slot number counted by the time slot number registered by the latch means and outputting a clock signal corresponding to a period in which both data coincide with each other.

상기한 구성으로 론 본 발명에 의하면, 13MHz의 클록신호를 근거로 각 데이터비트에 대응하는 비트동기신호를 생성하고, 이 비트동기신호와 상기 클록신호를 이용하여 156.25비트의 구간을 갖는 타임슬롯 동기신호를 생성하게 된다.According to the present invention, according to the present invention, a bit synchronization signal corresponding to each data bit is generated on the basis of a 13 MHz clock signal, and a time slot synchronization having a period of 156.25 bits using the bit synchronization signal and the clock signal is performed. Will generate a signal.

그리고, 상기 타임슬롯 동기신호의 계수치와 자신에게 할당된 타임슬롯 번호를 비교함으로써 데이터 송수신을 위한 타임슬롯 스트로브신호를 생성하게 된다.The time slot strobe signal for data transmission and reception is generated by comparing the count value of the time slot synchronization signal with the time slot number assigned thereto.

이하, 도면을 참조하여 본 발명에 따른 실시예를 설명한다.Hereinafter, an embodiment according to the present invention will be described with reference to the drawings.

제3도는 본 발명의 1실시예에 따른 개인통신용 단말기의 타임슬롯 스트로브신호 발생장치를 나타낸 구성도이다.3 is a block diagram showing a time slot strobe signal generator of a personal communication terminal according to an embodiment of the present invention.

제3도에서 참조번호30은 클록발생수단(도시되지 않음)으로부터 출력되는 13MHz의 기준클록을 계수하여 그 계수치가 48이 되면 클록신호를 출력하는 비트동기신호 발생부로서, 이는 13MHz의 기준클록을 계수하는 4비트 출력의 제1카운터(C1)와 이 제1카운터(C1)의 최상위비트 출력을 인가받아 이를 계수하는 4비트 출력의 제2카운터(C2), 상기 제1카운터(C1)의 반전출력과 상기 제2카운터(C2)의 제1 및 제2출력을 인가받아 입력신호가 모두 하이레벨이 되면 로우레벨의 신호를 출력하는 낸드게이트(NAND1) 및 이 낸드게이트(NAND1)의 출력을 반전시켜 출력하는 인버터(IV5)를 포함하여 구성되어 있다. 또한, 여기서 상기 낸드게이트(NAND1)의 출력은 이 비트동기신호 발생부(30)의 리셋트신호로서 사용되도록 되어 있다.In FIG. 3, reference numeral 30 denotes a bit synchronous signal generator that counts a 13 MHz reference clock output from a clock generating means (not shown) and outputs a clock signal when the count reaches 48, which is a 13 MHz reference clock. Inverting the first counter C1 of the 4-bit output to count, the second counter C2 of the 4-bit output to receive the most significant bit output of the first counter C1, and inverting the first counter C1. When the input and the first and second outputs of the second counter C2 are applied and both input signals become high level, the outputs of the NAND gate NAND1 and the NAND gate NAND1 outputting a low level signal are inverted. And an inverter IV5 for outputting the same. Here, the output of the NAND gate NAND1 is to be used as a reset signal of the bit synchronous signal generator 30.

즉, 상술한 바와 같이 GSM 규격에 따르면 단말기는 13MHz의 클록신호에 동기되어 1비트가 48클록의 크기를 갖도록 되어 있는 바, 상기 비트동기신호 발생부(30)는 13MHz의 기준클록을 제1 및 제2카운터(C1, C2)로 계수하고 그 계수치가 48이 되었을 때, 즉 제1카운터(C1)의 출력이 0이고 제2카운터(C2)의 출력이 11이 되어 제1 및 제2카운터(C1, C2)의 출력이 전체로 0011 0000이 되었을 때 비트동기신호를 나타내는 클록신호를 출력하도록 된 것이다.That is, as described above, according to the GSM standard, the terminal is synchronized with a 13 MHz clock signal so that one bit has a size of 48 clocks. The bit synchronization signal generator 30 may generate a 13 MHz reference clock. When the counter counts to the second counters C1 and C2 and the counter value reaches 48, that is, the output of the first counter C1 is 0 and the output of the second counter C2 is 11, so that the first and second counters ( When the outputs of C1 and C2 are 0011 0000 as a whole, a clock signal indicating a bit synchronization signal is output.

그리고, 상기 낸드게이트(NAND1)의 출력은 리셋트부(70)의 앤드게이트(AND1, AND2)를 통해 상기 제1 및 제2카운터(C1, C2)의 클리어입력단(CLR)으로 인가됨으로써 그 제1 및 제2카운터(C1, C2)를 레셋트시키게 된다.The output of the NAND gate NAND1 is applied to the clear input terminal CLR of the first and second counters C1 and C2 through the AND gates AND1 and AND2 of the reset unit 70. The first and second counters C1 and C2 are reset.

이어, 참조번호 40은 상기 비트동기신호 발생부(70)로부터 출력되는 비트동기신호와 13MHz의 기준클록을 근거로 타임슬롯 동기신호를 생성하는 타임슬롯 동기신호 발생부로서, 이는 상기 비트동기신호 발생부(30)에서 출력되는 비트동기신호를 계수하여 그 계수치가 156이 되면 클록신호를 출력하는 156비트 계수부(41)와, 상기 156비트 계수부(41)의 출력이 하이레벨로 되면, 상기 13MHz의 기준클록을 계수하여 그 계수치가 12가 될때 타임슬롯 동기신호로서의 클록신호를 출력하는 12클록 계수부(42)를 포함하여 구성되어 있다.Next, reference numeral 40 denotes a time slot synchronization signal generator for generating a time slot synchronization signal based on the bit synchronization signal output from the bit synchronization signal generator 70 and a reference clock of 13 MHz, which generates the bit synchronization signal. When the bit synchronization signal output from the unit 30 is counted and the count value is 156, the 156 bit counter 41 outputs a clock signal, and when the output of the 156 bit counter 41 becomes high, And a 12 clock counting unit 42 for counting a reference clock of 13 MHz and outputting a clock signal as a time slot synchronizing signal when the count is 12.

여기서, 상기 156비트 계수부(41)는 상술한 비트동기신호 발생부(30)와 마찬가지로 비트동기신호를 계수하는 직렬접속의 제1 및 제24 비트 출력 카운터(C3, C4)와, 이 제1 및 제2카운터(C3, C4)의 출력이 전체로 1001 1100, 즉 156이 되면 그 출력레벨이 로우레벨이 되는 낸드게이트(NAND2) 및, 이 낸드게이트(NAND2)의 출력을 반전시켜서 출력하는 인버터(IV10)를 포함하여 구성되어 있다.Here, the 156 bit counter 41 is similar to the bit sync signal generator 30 described above, and the first and twenty-four bit output counters C3 and C4 of the serial connection for counting the bit sync signal, and the first And when the outputs of the second counters C3 and C4 become 1001 1100, that is, 156, the NAND gate NAND2 whose output level becomes low level, and the inverter inverting the output of the NAND gate NAND2 and outputting the same. It consists of (IV10).

또한, 상기 12클록 계수부(42)는 상기 156비트 계수부(41)의 출력과 상기 13MHz의 기준클록을 논리곱하는 앤드게이트(AND1)와 이 앤드게이트(AND1)로부터 출력되는 클록신호를 계수하는 4비트 출력 카운터(C5), 이 카운터(C5)의 출력이 1100, 즉 12가 되면 로우레벨의 신호를 출력하는 낸드게이트(NAND3) 및 이 낸드게이트(NAND3)의 출력을 반전시켜서 출력하는 인버터(IV13)를 포함하여 구성되어 있다. 또한 여기서 상기 낸드게이트(NAND3)의 출력은 상기 카운터(C5)와 상기 156비트 계수부(41)를 구성하는 제1 및 제2카운터(C3, C4)의 클리어 신호로서 사용되도록 되어 있다.The 12 clock counting unit 42 counts an AND gate AND1 that logically multiplies the output of the 156 bit counting unit 41 with the reference clock of 13 MHz, and counts a clock signal outputted from the AND gate AND1. When the output of the 4-bit output counter C5, the counter C5 becomes 1100, that is, 12, the NAND gate NAND3 for outputting the low level signal and the inverter for inverting the output of the NAND gate NAND3 ( IV13). The output of the NAND gate NAND3 is used as a clear signal of the first and second counters C3 and C4 constituting the counter C5 and the 156 bit counter 41.

그리고, 참조번호 50은 리셋트부로서, 이는 상기 비트동기신호 발생부(30)의 낸드게이트(NAND1) 출력과 상기 12클록 계수부(42)의 낸드게이트(NAND3) 출력을 논리곱하는 제1앤드게이트(AND2)와, 이 제1앤드게이트(AND2)의 출력과 프레임개시신호를 논리곱하는 제2앤드게이트(AND3)를 포함하여 구성되고, 이 제2앤드게이트(AND3)의 출력은 상기 비트동기신호 발생부(70)를 구성하는 제1 및 제2카운터(C1, C2)의 클리어신호로서 입력 되도록 되어 있다.Reference numeral 50 denotes a reset unit, which is a first end that logically multiplies the NAND gate output of the bit synchronization signal generator 30 and the NAND gate output of the 12 clock counter 42. A gate AND2, and a second AND gate AND3 for ANDing the output of the first AND gate AND2 and the frame start signal, and the output of the second AND gate AND3 is the bit synchronization. It is input as a clear signal of the first and second counters C1 and C2 constituting the signal generator 70.

한편, 제3도에서 참조번호 60은 상기 타임슬롯동기신호 발생부(40)에서 출력되는 타임슬롯동기신호를 계수하여 타임슬롯번호를 생성하는 타임슬롯번호 생성부로서, 이는 상기 타임슬롯동기신호 발생부(40)에서 출력되는 클록신호를 계수하는 카운터(C7)를 구비하여 구성되어 있다. 그리고, 이 카운터(C6)는 그 최상위 비트 출력단(QA4)의 출력값이 인버터(IN14)를 통해 그 클리어 입력단(CLR)으로 인가되게 됨으로써 0에서 7까지(0∼111)의 타임슬롯번호를 계수하게 된다.In FIG. 3, reference numeral 60 denotes a time slot number generator for generating a time slot number by counting the time slot synchronous signal output from the time slot synchronous signal generator 40, which generates the time slot synchronous signal. The counter 40 is provided with a counter C7 for counting the clock signal output from the unit 40. The counter C6 causes the output value of the most significant bit output stage QA4 to be applied to the clear input stage CLR through the inverter IN14, thereby counting the timeslot numbers from 0 to 7 (0 to 111). do.

또한, 참조부호 LA1은 기록제어신호(I/O WR)가 입력되면(상승 엣지) 데이터버스(35)를 통해 입력되는 타임슬롯번호 데이터를 래치(Latch)하는 래치회로로서, 이 래치회로(LA1)에는 기지국으로부터 송출된 타임슬롯번호가 등록되게 된다.Also, reference numeral LA1 is a latch circuit for latching time slot number data input via the data bus 35 when the write control signal I / O WR is input (rising edge). ) Registers the timeslot number transmitted from the base station.

그리고, 참조번호 CP1은 상기 타임슬롯번호 생성부(60)에서 출력되는 타임슬롯번호와 상기 래치회로(LA1)에서 출력되는 설정된 타임슬롯 번호를 비교하여 양 번호가 일치되면 하에레벨의 비교신호를 출력하는 비교기이다.The reference number CP1 compares the timeslot number outputted from the timeslot number generation unit 60 with the set timeslot number outputted from the latch circuit LA1, and outputs a comparison signal of the levels when both numbers match. Is a comparator.

이어, 상기한 구성으로 된 장치의 동작을 제4도 및 제5도에 나타낸 타이밍차트를 이용하여 보다 구체적으로 설명한다.Next, the operation of the device having the above-described configuration will be described in more detail using the timing charts shown in FIGS. 4 and 5.

제4도에 나타낸 바와 같이 개인통신 시스템에 있어서는 1개의 타임슬롯이 156.25비트로 구성되고. 각 비트는 13MHz의 클록을 기준으로 할때 48개의 클록기간을 갖게 된다.As shown in Fig. 4, in a personal communication system, one time slot is composed of 156.25 bits. Each bit has 48 clock periods based on a 13MHz clock.

따라서, 제3도에 나타낸 장치에 있어서는 우선 13MHz의 클록을 48개 계수하여 각 비트에 따른 동기신호를 생성하고, 이 동기신호를 156개 계수한 후 추가적으로 12개의 기준클록을 계수함으로써 타임슬롯 동기신호를 생성하게 된다.Therefore, in the apparatus shown in FIG. 3, 48 clocks of 13 MHz are first generated to generate a synchronization signal according to each bit, 156 of these synchronization signals are counted, and then an additional 12 reference clocks are counted to generate a time slot synchronization signal. Will generate

그리고, 상기 타임슬롯동기신호를 계수하면서 그 계수치를 기지국으로부터 송출된 타임슬롯번호와 비교함으로써 타임슬롯 스트로브신호를 생성하게 된다.The time slot strobe signal is generated by counting the time slot synchronization signal and comparing the count value with the time slot number transmitted from the base station.

즉, 제4도(b)에 나타낸 바와 같이 프레임개시신호가 로우레벨로 강하되어 비트동기신호 발생부(30)의 제1 및 제2카운터(C1, C2)가 클리어된 후, 그 프레임개시신호가 다시 하이레벨로 상승하게 되면, 비트동기신호 발생부(30)의 제1 및 제2카운터(C1, C2)가 계수동작을 실행하면서 그에 따른 계수치를 그 출력단(QA1∼QA4, QB1∼QB4)을 통해 출력하게 된다.That is, as shown in FIG. 4 (b), after the frame start signal drops to a low level and the first and second counters C1 and C2 of the bit synchronization signal generator 30 are cleared, the frame start signal Is raised to the high level again, the first and second counters C1 and C2 of the bit synchronous signal generator 30 perform the counting operation, and the count values corresponding thereto are output stages QA1 to QA4 and QB1 to QB4. Will output via

그리고, 이때 상기 제1카운터(C1)의 출력단(QA∼QA4)은 인버터(IN1∼IN4)를 통해서, 제2카운터(C2)의 출력단(QB1, QB2)은 직접적으로 낸드게이트(NAND1)에 결합되어 있는 바, 이에 따라 상기 낸드게이트(NAND1)는 상기 제1카운터(C1)의 출력(QA1∼QA4)이 모두 0이고 제2카운터(C2)의 출력(QB1, QB2)이 11일 때, 즉 제1 및 제2카운터(C1, C2)에 의한 출력값(QB4, QB3, QB2, QB1, QA4, QA3, QA2, QA1)이 0011 0000, 즉 48이 될 때 로우레벨의 신호를 출력하게 된다.At this time, the output terminals QA to QA4 of the first counter C1 are connected to the NAND gate NAND1 directly through the inverters IN1 to IN4, and the output terminals QB1 and QB2 of the second counter C2 are directly connected. As a result, the NAND gate NAND1 has the outputs QA1 to QA4 of the first counter C1 all 0 and the outputs QB1 and QB2 of the second counter C2 11, respectively. When the output values QB4, QB3, QB2, QB1, QA4, QA3, QA2, and QA1 by the first and second counters C1 and C2 become 0011 0000, that is, 48, the low level signal is output.

또한, 상기 낸드게이트(NNAD1)의 출력은 리셋트부(70)의 제1 및 제2앤드게이트(AND2, AND3)을 통해서 상기 제1 및 제2카운터(C1, C2)의 클리어 입력단(CLR)으로 인가되어 그 제1 및 제2카운터(C1, C2)를 리셋트시킴과 더불어 인버터(IV5)를 통해서 출력되게 되는 바, 이에 따라 상기 비트동기신호 발생부(30)에서는 제4도(c)에 나타낸 바와 같은 각 비트신호에 대응된 비트동기신호가 출력되게 된다.In addition, the output of the NAND gate NNAD1 is clear input terminal CLR of the first and second counters C1 and C2 through the first and second and gates AND2 and AND3 of the reset unit 70. It is applied to reset the first and second counters (C1, C2) and is output through the inverter IV5, accordingly, the bit synchronization signal generator 30 in FIG. The bit synchronization signal corresponding to each bit signal as shown in FIG.

한편, 상기 비트동기신호 발생부(30)에서 출력되는 클록신호는 타임슬롯동기신호 발생부(40)의 156비트 계수부(41)에 의해 계수되게 되는바, 이 156비트 계수부(41)는 상술한 비트동기신호 발생부(30)와 마찬가지로 입력되는 클록신호를 직렬접속된 제1 및 제2카운터(C3, C4)를 이용하여 계수하게 된다.On the other hand, the clock signal output from the bit sync signal generator 30 is counted by the 156 bit counter 41 of the time slot synchronous signal generator 40, and the 156 bit counter 41 Like the bit synchronization signal generator 30 described above, the input clock signal is counted using the first and second counters C3 and C4 connected in series.

그리고, 상기 제1 및 제2계수부(C3, C4)의 출력단(QA1, QA2, QB2, QB3)이 인버터(IV6~IV9)를 통해서 낸드게이트(MAMD2)에 결합되어 있는 바, 이에 따라 상기 낸드게이트(NAND2)는 상기 제1 및 제2카운터(C3, C4)의 출력(QB4∼QB1, QA4∼QA1)이 1001 1100, 즉 156이 될 때 로우레벨로 되게 된다.The output terminals QA1, QA2, QB2, and QB3 of the first and second coefficient units C3 and C4 are coupled to the NAND gate MAMD2 through the inverters IV6 to IV9. The gate NAND2 becomes low when the outputs QB4 to QB1 and QA4 to QA1 of the first and second counters C3 and C4 become 1001 1100, that is, 156.

즉, 상기 156비트 계수부(41)는 제4도(d)에 나타낸 바와 같이 비트동기신호가 156회 입력될 때 하이레벨의 신호를 출력하게 된다.That is, the 156 bit counting unit 41 outputs a high level signal when the bit synchronization signal is input 156 times as shown in FIG.

이어, 12클록 계수부(42)는 상기 156비트 계수부(41)로부터의 출력이 하이레벨이 되면, 앤드게이트(AND1)를 통해 입력되는 13MHz의 클록신호가 카운터(C5)에 인가되어 계수되게 되고, 상술한 동작과 마찬가지로 이 카운터(C5)의 계수치가 12, 즉 그 출력(QA4∼QA1)이 1100이 되면 낸드게이트(NAND3)의 출력이 로우레벨이 되게 됨으로써 인버터(IV13)로부터는 제4도(e)에 나타낸 바와 같이 타임슬롯의 구간에 대응하는 동기신호가 출력되게 된다.Subsequently, when the output from the 156 bit counter 41 becomes high level, the 12 clock counter 42 causes a 13 MHz clock signal input through the AND gate AND1 to be applied to the counter C5 to count. Similarly to the above-described operation, when the count value of this counter C5 becomes 12, that is, the outputs QA4 to QA1 become 1100, the output of the NAND gate NAND3 becomes low level. As shown in (e), a synchronization signal corresponding to the time slot section is output.

그리고, 상기 낸드게이트(NAND3)의 로우레벨 출력은 상기 리셋트부(50)의 제1 및 제2앤드게이트(AND2, AND3)를 통해 비트동기신호발생부(30)로 인가되어 그 제1 및 제2카운터(C1, C2)를 클리어시킴과 더불어 156비트 계수부(41)의 제1 및 제2카운터(C3, C4)와 12클록 계수부(42)의 카운터(C5)를 클리어시킴으로써 장치 전체를 초기화시키게 된다.In addition, the low level output of the NAND gate NAND3 is applied to the bit synchronization signal generator 30 through the first and second AND gates AND2 and AND3 of the reset unit 50, and the first and second outputs. In addition to clearing the second counters C1 and C2, the first and second counters C3 and C4 of the 156 bit counter 41 and the counter C5 of the 12 clock counter 42 are cleared. Will be initialized.

즉, 상기 비트동기신호 발생부(30)와 타임슬롯동기신호 발생부(40)는 상술한 동작을 반복적으로 실행하여 지속적으로 타임슬롯에 대응하는 동기신호를 생성하여 출력하게 된다. 따라서, 상기 타임슬롯동기신호 발생부(40)에서는 제5도(b)에 나타낸 바와 같이 각 타임슬롯에 대응하는 동기신호가 출력 되게 된다.That is, the bit sync signal generator 30 and the time slot sync signal generator 40 repeatedly execute the above-described operation to continuously generate and output a sync signal corresponding to the time slot. Accordingly, the time slot synchronization signal generator 40 outputs a synchronization signal corresponding to each time slot as shown in FIG.

한편, 타임슬롯번호 생성부(60)는 카운터(C6)가 상기 타임슬롯동기신호 발생부(40)에서 출력되는 타임슬롯동기신호를 계수하여 타임슬롯번호 데이터를 출력하게 되는 바, 이때 카운터(C6)는 그 하위 3비트가 출력으로서 설정되어 있기 때문에 1부터 7까지(TS1∼TS7)의 타임슬롯번호, 즉 001∼111의 타임슬롯번호를 출력한 후 출력(QA4, QA3, QA2, QA1)이 1000이 될 때 클리어 되어 0, 즉 TS0의 타임슬롯번호를 출력하게 된다.On the other hand, the time slot number generation unit 60 outputs the time slot number data by counting the time slot synchronization signal outputted from the time slot synchronization signal generator 40 by the counter C6. Since the lower 3 bits are set as outputs, the time slot numbers 1 to 7 (TS1 to TS7), that is, the time slot numbers 001 to 111, are output, and then the outputs (QA4, QA3, QA2, QA1) When it reaches 1000, it is cleared and outputs 0, that is, timeslot number of TS0.

그리고, 상기 타임슬롯번호 생성부(60)에서 출력되는 타임슬롯번호는 래치회로(LA1)에 등록되어 있는 타임슬롯번호와 비교기(CP1)에서 비교되게 되는 바, 예컨대 상기 래치회로(LA1)에 등록되어 있는 타임슬롯번호가 4, 즉 래치회로(LA1)의 출력 Q2, Q1, Q0가 100인 경우에는 제5도(c)에 나타낸 바와 같이 타임슬롯동기신호 발생부(40)로부터 4번째의 클록신호가 출력되는 시점에서 하이레벨의 신호가 출력되게 되고, 이어 타임슬롯동기신호 발생부(40)에서 5번째 클록신호가 출력되어 타임슬롯번호 생성부(60)의 출력값이 110이 되면 그 출력신호가 다시 로우레벨로 강하되게 됨으로써 해당 타임슬롯에 대응하는 스트로브신호가 출력되게 된다.The time slot number output from the time slot number generation unit 60 is compared with the time slot number registered in the latch circuit LA1 in the comparator CP1, for example, registered in the latch circuit LA1. If the time slot number 4 is set, that is, the outputs Q2, Q1, and Q0 of the latch circuit LA1 are 100, the fourth clock from the time slot synchronous signal generator 40 as shown in Fig. 5C. When the signal is output, a high level signal is output. Then, the fifth clock signal is output from the time slot synchronous signal generator 40 so that the output value of the time slot number generator 60 becomes 110. Is lowered back to the low level, and the strobe signal corresponding to the corresponding timeslot is output.

다음 표 1은 상기 타임슬롯번호 생성부(60)의 출력과 그에 따라 상기 래치회로(LA1)를 통해 선택할 수 있는 타임슬롯번호를 나타낸 것이다.The following Table 1 shows the output of the timeslot number generator 60 and the timeslot number selectable through the latch circuit LA1 accordingly.

즉, 상기 실시예에 의하면, 우선 13MHz의 기준클록을 근거로 데이터비트에 대응하는 비트동기신호를 생성하고, 이 비트동기신호와 기기준클록을 이용하여 156.25비트의 구간을 갖는 타임슬롯 동기신호를 생성하게 된다.That is, according to the above embodiment, first, a bit synchronization signal corresponding to a data bit is generated based on a reference clock of 13 MHz, and a time slot synchronization signal having a period of 156.25 bits is generated using the bit synchronization signal and the device quasi-clock. Will be created.

또한, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.In addition, this invention is not limited to the said Example, It can implement in a various deformation | transformation in the range which does not deviate from the technical summary of this invention.

이상 설명한 바와 같이 본 발명에 의하면, 기지국으로부터 송출되는 프레임개시신호 및 타임슬롯번호와 자체적으로 발생시킨 13MHz의 클록신호를 근거로 기지국으로부터 송출되는 데이터를 검출하기 위한 타임슬롯 스트로브신호를 발생시킬 수 있는 개인통신 시스템용 단말기의 타임슬롯 스트로브신호 발생장치를 실현할 수 있게 된다.As described above, according to the present invention, a time slot strobe signal for detecting data transmitted from a base station can be generated based on a frame start signal and a time slot number transmitted from the base station and a 13 MHz clock signal generated by itself. A time slot strobe signal generator of a terminal for a personal communication system can be realized.

Claims

Clock generation means for generating a 13 MHz reference clock, bit synchronization signal generation means for generating a bit synchronization signal based on the reference clock and the frame start signal, and a time slot synchronization signal based on the bit synchronization signal and the reference clock. A personal communication system comprising time slot synchronous signal generating means for generating, comprising: a time slot number counting means for outputting a current time slot number by providing a counter for counting the time slot synchronous signal, and inputting through a data bus; A latch circuit for storing time slot number data, and a first level, if both data are matched by comparing the count data output from the time slot number counting means and the time slot number data latched in the latch circuit. If not, characterized in that it comprises a comparator for outputting a result signal of the second level It is a time slot strobe signal generator of the personal communication device.