KR100197492B1 - Traffic channel strove signal generating device for pcs - Google Patents

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KR100197492B1
KR100197492B1 KR1019950059556A KR19950059556A KR100197492B1 KR 100197492 B1 KR100197492 B1 KR 100197492B1 KR 1019950059556 A KR1019950059556 A KR 1019950059556A KR 19950059556 A KR19950059556 A KR 19950059556A KR 100197492 B1 KR100197492 B1 KR 100197492B1
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유기범
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Abstract

본 발명은 휴대용 전화기 등의 개인통신장치에 있어서, 기지국으로부터 송신되어 온 프레임개시신호와 사용이 허용된 타임슬롯번호를 근거로 해당하는 타임슬롯(Time Slot)에 대한 업링크 트래픽채널의 스트로브신호를 생성하도록 된 개인통신용 단말기의 할당된 타임슬롯에 대한 업링크 트래픽채널 스트로브신호 발생장치에 관한 것으로서, 13MHz의 클록신호를 근거로 각 데이터비트에 대응하는 비트동기신호를 생성하여 이 비트동기신호와 상기 클록신호를 이용하여 156.25비트의 구간을 갖춘 타임슬롯 동기신호를 생성하게 되고, 상기 타임슬롯 동기신호의 계수치와 자신에게 할당된 타임슬롯번호로부터 3 타임슬롯이 지연된 타임 슬롯번호를 비교함으로써 데이터 송수신을 위한 업링크 타임슬롯 스트로브신호를 생성하고, 상기 타임슬롯 동기신호의 계수치를 근거로 현재의 타임슬롯번호를 산정한 후 그 산정된 타임슬롯번호를 이용하여 프레임동기신호를 생성하고 이어 이 프레임동기신호를 계수하여 프레임번호를 생성하며, 이 프레임번호와 할당된 프레임번호를 비교함으로써 데이터 송수신을 위한 트래픽채널 스트로브신호를 생성한 후, 상기 업링크 타임슬롯 스트로브신호와의 논리곱을 통하여 할당된 타임슬롯에 대한 업링크 트래픽채널 스트로브신호를 생성하게 된다.The present invention relates to a strobe signal of an uplink traffic channel for a corresponding time slot based on a frame start signal transmitted from a base station and a time slot number allowed to be used in a personal communication device such as a portable telephone. An apparatus for generating an uplink traffic channel strobe signal for an assigned timeslot of a personal communication terminal, the bit synchronization signal corresponding to each data bit is generated based on a 13 MHz clock signal. A time slot synchronizing signal having a 156.25 bit interval is generated using a clock signal, and data transmission / reception is performed by comparing the count value of the time slot synchronizing signal with a time slot number delayed by 3 timeslots from the time slot number assigned thereto. Generate an uplink timeslot strobe signal for After calculating the current time slot number based on the numerical value, the frame synchronization signal is generated by using the calculated time slot number. Then, the frame synchronization signal is counted to generate the frame number. After generating the traffic channel strobe signal for data transmission and reception, the uplink traffic channel strobe signal for the allocated timeslot is generated through the logical product of the uplink timeslot strobe signal.

Description

개인통신용 단말기의 할당된 타임슬롯에 대한 업링크 트래픽채널 스트로브신호 발생장치Uplink traffic channel strobe signal generator for assigned timeslot of personal communication terminal

제1도는 개인통신 시스템의 전반적인 구성을 나타낸 시스템구성도.1 is a system configuration diagram showing the overall configuration of a personal communication system.

제2도는 제1도에 나타낸 개인통신 시스템에 있어서의 송수신 데이터의 프레임구성을 나타낸 구성도.2 is a configuration diagram showing a frame structure of transmission / reception data in the personal communication system shown in FIG.

제3도는 제1도에 나타낸 개인통신 시스템에 있어서의 음성데이터의 송수신을 위한 트래필채널의 데이터 구성도.3 is a data configuration diagram of a traffic channel for transmitting and receiving voice data in the personal communication system shown in FIG.

제4도는 제1도에 나타낸 개인통신 시스템에 있어서의 제어데이터의 송수신을 위한 제어채널의 테이터 구성도.4 is a configuration diagram of data of a control channel for transmitting and receiving control data in the personal communication system shown in FIG.

제5도는 본 발명의 1실시예에 따른 개인통신용 단말기의 할당된 타임슬롯에 대한 업링크 트래픽채널 스트로브신호 발생장치의 구성을 나타낸 회로구성도.5 is a circuit diagram showing the configuration of an uplink traffic channel strobe signal generator for an assigned timeslot of a personal communication terminal according to an embodiment of the present invention.

제6도는 제5도에 나타낸 장치의 동작을 설명하기 위한 타이밍 챠트.6 is a timing chart for explaining the operation of the apparatus shown in FIG.

제7도는 제5도에 나타낸 장치의 동작을 설명하기 위한 타이밍 챠트.FIG. 7 is a timing chart for explaining the operation of the apparatus shown in FIG.

제8도는 제5도에 나타낸 장치의 동작을 설명하기 위한 타이밍 챠트.8 is a timing chart for explaining the operation of the apparatus shown in FIG.

제9도는 제5도에 나타낸 장치의 동작을 설명하기 위한 타이밍 챠트.9 is a timing chart for explaining the operation of the apparatus shown in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 단말기 2(21∼2n) : 기지국1: terminal 2 (2 1-2 n ): base station

3(31∼3n) : 기지국 제어기 4 : 교환기3 (3 1 to 3 n ): base station controller 4: switchboard

5 : 인증센터 10 : 비트동기신호 발생부5: authentication center 10: bit synchronization signal generator

15 : 데이터 버스 20 : 타임슬롯 동기신호 발생부15: data bus 20: time slot synchronization signal generator

21 : 156비트신호 발생부 22 : 12클록 계수부21: 156 bit signal generator 22: 12 clock counter

30 : 리셋트부, 40 : 타임슬롯번호 생성부30: reset unit, 40: time slot number generation unit

50 : 업링크 타임슬롯 스트로브신호 발생부 60 : 프레임 동기신호 생성부50: uplink timeslot strobe signal generator 60: frame sync signal generator

70 : 프레임번호 생성부 80 : 클록신호 출력부70: frame number generator 80: clock signal output unit

90 : 트래픽 채널 스트로브신호 발생부90: traffic channel strobe signal generator

100 : 업링크 트래픽채널 스트로브신호 발생부100: uplink traffic channel strobe signal generator

AND1∼AND5 : 앤드게이트 C1∼C8 : 카운터AND1 to AND5: AND gates C1 to C8: counter

IV1∼IV21 : 인버터 LA1 : 래치회로IV1 to IV21: Inverter LA1: Latch Circuit

NAND1∼NAND4 : 낸드게이트 CP1∼CP4 : 비교기NAND1 to NAND4: NAND gate CP1 to CP4: comparator

ADD1∼ADD2 : 가산기ADD1 to ADD2: Adder

본 발명은 휴대용 전화기 등의 개인통신장치에 관한 것으로, 특히 기지국으로부터 송신되어 온 프레임개시신호와 사용이 허용된 타임슬롯번호를 근거로 해당하는 타임슬롯(Time Slot)에 대한 업링크 트래픽채널의스트로부신호를 생성하도록 된 개인통신용 단말기의 할당된 타임슬롯에 대한 업링크 트래픽채널 스트로브신호 발생장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a personal communication device such as a portable telephone, and more particularly, to an uplink traffic channel stream for a corresponding time slot based on a frame start signal transmitted from a base station and a time slot number allowed to be used. An apparatus for generating an uplink traffic channel strobe signal for an allocated timeslot of a personal communication terminal configured to generate a sub-signal.

최근, 통신기술이 급속도로 발전되면서 개인이 임의의 장소에서 또는 한 장소에서 다른 장소로 이동하면서 다른 사람과 통신을 행할 수 있도록 된 개인통신시스템이 개발되어 일반화되고 있다.Recently, with the rapid development of communication technology, a personal communication system has been developed and generalized so that an individual can communicate with another person while moving from an arbitrary place or from one place to another.

이러한 개인통신 시스템은 크게 TDMA(Time Division Multiple Access) 방식과 CDMA(Code Division Multiple Access) 방식으로 분할되어 있는 바, 여기서 TDMA 방식은 시스템의 안정성과 기술의 완성도가 높다는 이유로 전세계적으로 폭넓게 사용되고 있다.The personal communication system is largely divided into a time division multiple access (TDMA) system and a code division multiple access (CDMA) system. The TDMA system is widely used worldwide because of the high stability of the system and completeness of technology.

제1도는 개인통신 시스템, 특히 TDMA 방식에 따른 개인통신 시스템의 구성을 개략적으로 나타낸 구성도로, 도면에서 참조번호 1은 개인이 휴대하게 되는 단말기이고, 2(21∼2n)는 다수의 단말기(1)와 각종 데이터를 송수신하여 단말기(1)에 대한 무선신호의 송수신과 통신프로토콜의 변환 및 암호화/복호화 등을 실행하는 기지국, 3(31∼3n)은 다수의 기지국(2 : 21∼2n)을 관리하면서 각 단말기(1)에 대한 통신채널의 할당제어와 핸드오버(Hand Over)결정 등의 기능을 수행하는 기지국 제어기, 4는 이 기지국 제어기(3)와 국선 또는 국설교환기와 이후에 설명할 인증센터(5)를 연결처리하는 교환기, 5는 각 단말기(1)에 대한 고유번호 등을 구비하여 임의의 단말기(1)에 대한 사용허가와 과금처리 등을 실행하는 인증센터이다.1 is a configuration diagram schematically showing the configuration of a personal communication system, in particular, a TDMA system according to the TDMA method, in which reference numeral 1 denotes a terminal to be carried by an individual, and 2 (2 1 to 2 n ) represents a plurality of terminals. 1 and transmits and receives various data to execute the conversion and encryption / decryption, etc. of transmission and reception with the communication protocol of the radio signal for the terminal (1) the base station, 3 (3 1 ~3 n) includes a plurality of base stations (2: 2 A base station controller that performs functions such as allocation control and handover decision of a communication channel for each terminal 1 while managing 1 to 2 n ), and 4 is a base line or a local exchange with this base station controller 3. Switching process for connecting and processing the authentication center (5) to be described later, 5 is provided with a unique number for each terminal 1, etc. Authentication center for performing the use and billing processing for any terminal 1, etc. to be.

상기 구성으로 된 개인통신 시스템에 있어서는 임의의 단말기(1)가 특정한 지역내에 있게 되면, 그 지역을 관할하는 기지국(2)은 해당단말기(1)의 존재를 확인하여 이를 기지국 제어기(3)로 보고하게 되고, 기지국 제어기(3)는 그 단말기(1)의 등록상태를 인증센터(5)로부터 확인한 후 기지국(2)을 통해 통화에 필요한 암호코드 등을 할당함으로써 해당 단말기(1)를 사용가능상태로 설정함과 더불어, 다른 단말기(1)로부터의 호출등을 해당 단말기(1)로 연결시켜 주게 된다.In the personal communication system having the above configuration, when any terminal 1 is located in a specific area, the base station 2 having jurisdiction over the area confirms the existence of the corresponding terminal 1 and reports it to the base station controller 3. The base station controller 3 checks the registration status of the terminal 1 from the authentication center 5 and then assigns an encryption code or the like necessary for a call through the base station 2 to enable the corresponding terminal 1 to be used. In addition, the call, etc. from the other terminal (1) is connected to the terminal (1).

그런데, 상기한 개인통신 시스템에 있어서는 상술한 바와 같이 기지국(2)과 단말기(1)가 무선통신을 통해 데이터를 송수신함으로써 개인에 대한 통화기능을 제공하도록 되어 있기 때문에 기지국(2)과 단말기(1)간의 데이터 송수신을 위해 그 송수신방법이나 송수신 데이터의 규격을 일치시킬 필요가 있게 된다. 이러한 점을 고려하여 일반적으로 TDMA 방식의 개인통신 시스템에 있어서는 GSM(Global System for Mobile communication)규격에 따라 시스템을 구성하도록 되어 있다.In the above-described personal communication system, however, the base station 2 and the terminal 1 transmit and receive data through wireless communication, so that the base station 2 and the terminal 1 are provided. In order to transmit / receive data between them, it is necessary to match the transmission / reception method or the specification of the transmission / reception data. In consideration of this point, in general, in a TDMA type personal communication system, the system is configured according to the GSM (Global System for Mobile communication) standard.

상기 GSM 규격에 따르면, 상기 기지국 제어기(3)와 기지국(2)은 LAPD 프로토콜, 기지국(2)과 단말기(1)는 LAPDm 프로토콜에 따라 데이터의 송수신을 행하도로고 되어 있다.According to the GSM standard, the base station controller 3 and the base station 2 are configured to transmit and receive data according to the LAPD protocol, and the base station 2 and the terminal 1 according to the LAPDm protocol.

또한, GSM 규격에 따르면 각 기지국(또는 단말기)은 데이터 송수신을 위한 4개의 무선캐리어를 구비하고 각 무선캐리어에 대해 8개의 타임슬롯(TS : Time Slot)을 구비하도록 되어 있으며, 각 타임슬롯은 156.25비트로 구성하도록 되어 있는 바, 여기서 각 타임슬롯은 단말기의 제어데이터와 트래픽데이터 송신용으로서 기지국 제어기(3)에 의해 할당되게 된다.In addition, according to the GSM standard, each base station (or terminal) has four radio carriers for data transmission and reception, and eight time slots (TS) for each radio carrier, and each time slot is 156.25. In this case, each time slot is allocated by the base station controller 3 for transmission of control data and traffic data of the terminal.

또한, 기지국(2)과 단말기(1)은 13MHz의 클록을 기준으로 동작하여 상기 타임슬롯(TS)을 구성하는 각 비트는 48클록의 길이를 갖도록 함과 더불어, 제2도에 나타낸 바와 같이 상기 8개의 타임슬롯(TS)을 1프레임으로 하여, 제어데이터의 경우에는 51개나 102개의 프레임을 포함하는 51-멀티프레임이나 102-멀티프레임, 트래픽 데이터(음성 및 데이터)의 경우에는 26개의 프레임을 포함하는 26-멀티프레임으로 구성하고, 이 26-멀티프레임을 51개 취합하거나 상기 51-멀티프레임을 26개, 또는 102-멀티프레임을 13개 취합하여 슈퍼프레임(Supter Frame)을 구성하도록 되어 있다.In addition, the base station 2 and the terminal 1 operate on the basis of a 13 MHz clock so that each bit constituting the timeslot TS has a length of 48 clocks, and as shown in FIG. Eight timeslots (TS) are used as one frame, and 51-multiframe or 102-multiframe including 51 or 102 frames for control data and 26 frames for traffic data (voice and data) It consists of a 26-multiframe including, and collects the 26-multiframe 51 or the 51-multiframe 26 or 102-multiframe 13 to form a superframe (Supter Frame) .

그리고, 상기 구성에서 기지국(2)은 각 단말기(1)에 데이터프레임의 개시순간을 나타내기 위한 프레임개시신호와 사용하게 될 타임슬롯 번호를 송출하게 되고, 각 단말기(1)는 상기 프레임개시신호를 근거로 기지국(2)과 데이터 송수신에 대한 동기를 일치시킨 후, 각 데이터프레임의 할당된 타임슬롯 구간을 통해 기지국(2)과 각종 데이터, 예를 들어 음성데이터나 제어데이터의 송수신을 실행함으로써 사용자에게 통화기능을 제공하도록 되어 있다.In the above configuration, the base station 2 transmits to each terminal 1 a frame start signal for indicating the start time of the data frame and a time slot number to be used, and each terminal 1 transmits the frame start signal. By synchronizing data transmission / reception with the base station 2 on the basis of the following, and transmitting and receiving various data, for example, voice data or control data, with the base station 2 through the allocated time slot period of each data frame. It is intended to provide a call function to the user.

제3도는 기지국(2)과 단말기(1)간에 음성데이터를 송수신하기 위한 트래픽채널의 26-멀티프레임의 구성을 나타낸 데이터구성도로서, 제3도에서 (a)는 기지국(2)으로부터 단말기(1)로 송신되는 데이터프레임과 단말기(1)로부터 기지국(2)으로 송신되는 데이터프레임의 관게를 나타낸 것이고, (b)와 (c)는 특정한 단말기에서 자신에게 할당된 타임슬롯을 통해 수신되는 데이터를 취합한 결과를 나타낸 26-멀티프레임 형태의 채널조합을 나타낸 것으로, (b)는 하나의 타임슬롯을 하나의 단말기가 사용하는 경우를 나타내고 (c)는 하나의 타임슬롯을 2개의 단말기가 공유하여 사용하는 경우를 나타낸 것이다.FIG. 3 is a data configuration diagram showing a 26-multiframe configuration of a traffic channel for transmitting and receiving voice data between the base station 2 and the terminal 1. In FIG. Shows the relationship between the data frame transmitted to 1) and the data frame transmitted from the terminal 1 to the base station 2, and (b) and (c) represent data received through the timeslot assigned to the specific terminal. (B) shows a case in which one terminal uses one timeslot, and (c) shows a time slot shared by two terminals. The case of use is shown.

제3도 (a)에 나타낸 바와 같이 다운링크와 업링크는 90MHz의 주파수차이를 갖도록 되어 있고, 업링크는 다운링크에 대해 3개의 타임슬롯이 시프트(Shift)된 타임슬롯으로 그 사용 타임슬롯이 자동으로 설정되도록 되어 있다.As shown in FIG. 3 (a), the downlink and uplink have a frequency difference of 90 MHz, and the uplink is a time slot in which three timeslots are shifted with respect to the downlink. It is set automatically.

즉, GSM규격에 의하면, 단말기(1)는 기지국 제어기(3)에 의해 다운링크에 대한 주파수와 그 타임슬롯번호를 할당받게 되면 다운링크 주파수에 대해 90MHz 낮은 주파수와 3 타임슬롯 지연된 타임슬롯으로 업링크에 대한 주파수 및 타임슬롯을 설정하도록 되어 있다.That is, according to the GSM standard, when the terminal 1 is assigned a frequency for the downlink and its timeslot number by the base station controller 3, the terminal 1 is up to 90 MHz lower frequency and 3 timeslot delayed timeslot for the downlink frequency. It is intended to set the frequency and timeslot for the link.

그리고, 제3도 (b)에 나타낸 바와 같이 음성채널(T)을 12개의 타임슬롯, 즉 12개의 프레임을 통해 송신한 후에는 단말기(1)와 기지국(2)이 송수신거리에 따른 타이밍조정을 위한 저속결합제어채털(A : Slow Associateed Control Channel)을 송신하고, 이어 다시 12개의 음성채널을 송신한 후에는 아이들(Idle)을 위한 타임슬롯을 배정하게 된다.As shown in FIG. 3 (b), after transmitting the voice channel T through 12 time slots, that is, 12 frames, the terminal 1 and the base station 2 adjust timing according to the transmission / reception distance. After transmitting the Slow Associateed Control Channel (A), and then transmitting 12 voice channels, a time slot for the idle is allocated.

또한, 제3도 (c)와 같이 하나의 타임슬롯을 2개의 단말기에서 공유하여 사용하는 경우에는 12개의 음성채털(T,t)을 송신한 후 제1단말기에 대한 저속결합제어채널(A)을 송신하고, 이어 다시 12개의 음성채널(T,t)을 송신한 후에 제2단말기에 대한 저속결합제어채널(a)을 송신하게 된다.In addition, in the case where one time slot is shared by two terminals as shown in FIG. 3 (c), after transmitting 12 voice channels T and t, the low speed combined control channel A for the first terminal is transmitted. And then transmit the 12 voice channels (T, t) again and then transmit the low speed combined control channel (a) for the second terminal.

한편, 제4도는 기지국(2)과 단말기(1)간에 제어데이터를 송수신하기 위한 제어채널의 51-멀티프레임의 구성을 나타낸 것으로, 이는 제3도 (b) 및 (c)와 같이 특정한 단말기에서 자신에게 할당된 타임슬롯을 통해 수신되는 데이터를 취합한 결과를 나타낸 것이다.On the other hand, Figure 4 shows the configuration of 51-multi-frame of the control channel for transmitting and receiving control data between the base station 2 and the terminal 1, which is shown in Figure 3 (b) and (c) in a specific terminal It shows the result of collecting the data received through the timeslot assigned to it.

제4도에서 참조부호 F는 단말기의 주파수수정을 위한 주파수수정채널(FCCH)이고, S는 단말기에서 기지국과의 프레임동기를 맞추도록 하기 위한 동기채널(SCH), B는 단말기에 대해 기지국의 각종 상태나 주위 기지국의 정보 등과 같이 단말기가 기지국에 대해 접속을 하기 위한 각종 데이터를 송출하기 위한 방송제어채널(BCCH), C는 단말기로부터의 발신요구에 대한 응답을 위한 억세스허용채널(AGCH)이나 단말기에 대해 호출신호를 송출하기 위한 호출채널(PCH) 또는 핸드오버기능을 위한 고속결합제어채널(FACCH)등과 같은 각종 제어데이터를 송수신하기 위한 공통제어채널(CCCH), R은 단말기가 기지국에 대해 발시을 요구하거나 기지국으로부터의 호출신호에 응답하기 위한 임의접속채널(RACH), D0∼D7은 단말기를 등록하기 위해 인증처리를 진행하거나 호설정과 관련된 각종 제어데이터를 송수신하기 위한 독립제어채널(SDCCH), A0∼A7은 단말기가 기지국에 대해 접속처리를 진행하거나 또는 다른 단말기와의 통화중에 송수신되는 신호의 강도나 그 타이밍 어드밴스의 값을 송수신하기 위한 저속결합제어채널(SACCH)로서, 개인통신시스템에 있어서는 상기한 각종 제어채널을 제4도에 나타낸 바와 같이 결합합으로써 필요한 각종 제어데이터를 송수신하도록 되어 있다.In FIG. 4, reference numeral F denotes a frequency correction channel (FCCH) for frequency correction of the terminal, S denotes a synchronization channel (SCH) for the terminal to synchronize frame synchronization with the base station, and B denotes various types of base stations for the terminal. A broadcast control channel (BCCH) for transmitting various data for the terminal to access the base station, such as the status or information of neighboring base stations, and C is an access allowable channel (AGCH) or terminal for a response to an outgoing request from the terminal. A common control channel (CCCH) for transmitting / receiving various control data such as a call channel (PCH) for transmitting a call signal for a call or a fast combined control channel (FACCH) for a handover function, and R is a terminal. The random access channel (RACH), D0 to D7, for requesting a time or responding to a call signal from a base station, performs authentication processing or registers a call to register a terminal. An independent control channel (SDCCH) for transmitting and receiving various control data, A0 to A7, transmits and receives a signal strength or a timing advance value of a signal transmitted or received while a terminal performs a connection process with a base station or a call with another terminal. As a low speed coupled control channel (SACCH), in a personal communication system, various control data necessary for transmission and reception are transmitted and received by combining the various control channels as shown in FIG.

따라서, 상술한 개인통신용 단말기에 있어서는 상기한 각종 트래픽채털이나 제어채털을 통한 데이터를 송수신하기 위한 타이밍 신호를 생성하는 것이 필요하게 된다.Therefore, in the above-described personal communication terminal, it is necessary to generate a timing signal for transmitting and receiving data through the various traffic channels or control channels.

이에, 본 발명은 상기한 사정을 감안하여 창출된 것으로서, 기지국으로부터 송출되어 온 프레임개시신호와 자체적으로 생성한 13MHz의 기준클록을 이용하여 기지국 제어기에 의해 할당된 타임슬롯에 대한 업링크 트래픽채널 스트로브신호를 생성할 수 있도록 된 개인통신용 단말기의 할당된 타임슬롯에 대한 업링크 트래픽채털 스트로브 신호발생장치를 제공함에 그 목적이 있다.Accordingly, the present invention was created in view of the above circumstances, and uses an uplink traffic channel strobe for a time slot allocated by a base station controller using a frame start signal transmitted from a base station and a 13 MHz reference clock generated by itself. An object of the present invention is to provide an uplink traffic channel strobe signal generator for an allocated timeslot of a personal communication terminal capable of generating a signal.

상기 목적을 실현하기 위한 본 발명에 따른 개인통신용 단말기의 할당된 타임슬롯에 대한 업링크 트래픽채널 스트로브 신호발생장치는 13MHz의 클록을 기준으로 하여 각 데이터 비트를 48클록의 길이로 함과 더불어, 156.25비트로 하나의 타임슬롯을 구성하도록 된 개인통신 시스템에 있어서, 13MHz의 기준클록을 생성하는 클록발생수단과, 상기 기준클록과 프레임개시신호를 근거로 비트동기신호를 생성하는 비트동기신호 발생수단, 상기 비트동기신호와 기준클록을 근거로 타임슬롯동기신호를 생성하는 타임슬롯동기신호 발생수단, 상기 타임슬롯동기신호를 계수하여 현재의 타임슬롯번호를 출력하는 타임슬롯번호 계수수단, 외부로부터 설정된 타임슬롯번호를 저정하는 래치수단, 상기 타임슬롯번호 계수수단에 의해 계수된 타임슬롯번호와 상기 래치수단에 의해 등록된 타임슬롯번호로부터 3 타임슬롯이 지연된 타임슬롯번호를 근거로 업링크타임슬롯 스트로부신호를 생성하는 업링크 타임슬롯 스트로브신호 발생수단, 상기 타임슬롯번호 계수수단으로부터 출력되는 타임슬롯번호가 소정 값이 되면 프레임동기 신호를 출력하는 프레임동기신호 생성수단, 상기 프레임동기신호 생성수단으로부터 출력되는 프레임동기신호를 계수하여 프레임번호를 출력하는 프레임번호 계수수단 및, 상기 프레임번호 계수수단으로부터 트래픽채널에 대한 스트로부신호를 발생하는 트래픽채널 스트로부신호 발생수단 및, 상기 업링크 타임슬롯 스트로브신호 발생수단으로부터 출력되는 업링크 타임슬롯 스트로브신호와 상기 트래픽채널 스트로브신호 발생수단으로부터 출력되는 트래픽채널 스트로부신호를 논리곱하여 할당된 타임슬롯에 대한 업링크 트래픽채널 스트로브신호를 생성하는 업링크 트래픽채털 스트로브신호 발생수단을 포함하여 구성된 것을 특징으로 한다.The uplink traffic channel strobe signal generator for the assigned timeslot of the personal communication terminal according to the present invention for realizing the above object has each clock bit length of 48 clocks based on a 13 MHz clock, and 156.25. A personal communication system configured to configure one time slot with bits, comprising: clock generating means for generating a reference clock of 13 MHz, bit synchronizing signal generating means for generating a bit synchronization signal based on the reference clock and a frame start signal; A time slot synchronous signal generating means for generating a time slot synchronous signal based on a bit synchronous signal and a reference clock; a time slot number counting means for counting the time slot synchronous signal and outputting a current time slot number; Latch means for storing a number, the timeslot number counted by said timeslot number counting means and said latch An uplink time slot strobe signal generating means for generating an uplink time slot strobe signal based on a time slot number delayed by three timeslots from the time slot number registered by the means, and a time slot outputted from the time slot number counting means A frame synchronous signal generating means for outputting a frame synchronous signal when the number becomes a predetermined value, frame number counting means for counting a frame synchronous signal outputted from the frame synchronous signal generating means and outputting a frame number from the frame number counting means; Traffic channel strobe signal generating means for generating a strobe signal for the traffic channel, and an uplink time slot strobe signal output from the uplink time slot strobe signal generating means and a traffic channel output from the traffic channel strobe signal generating means Straw signal logic And characterized by consisting of, including uplink traffic chaeteol strobe signal generating means for generating a strobe signal for the uplink traffic channel assigned timeslot.

상기한 구성으로 된 본 발명에 의하면, 13MHz의 클록신호를 근거로 각 데이터비트에 대응하는 비트동기신호를 생성하고, 이 비트동기신호와 상기 클록신호를 이용하여 156.25비트의 구간을 갖춘 타임슬롯 동기신호를 생성하게 된다.According to the present invention having the above-described configuration, a bit synchronization signal corresponding to each data bit is generated on the basis of a 13 MHz clock signal, and a time slot synchronization having a period of 156.25 bits using the bit synchronization signal and the clock signal is performed. Will generate a signal.

그리고, 상기 타임슬롯 동기신호의 계수치와 자신에게 할당된 타임슬롯번호로부터 3 타임슬롯이 지연된 타임슬롯번호를 비교함으로써 데이터 송수신을 위한 업링크 타임슬롯 스트로부신호를 생성하게 된다.The uplink time slot straw signal for data transmission and reception is generated by comparing the time slot number delayed by three times slots from the count value of the timeslot synchronization signal and the timeslot number assigned thereto.

또한, 상기 타임슬롯 동기신호의 계수치를 근거로 현재의 타임슬롯 번호를 산정한 후 그 산정된 타임슬롯번호를 이용하여 프레임동기신호를 생성하고, 이어 이 프레임동기신호를 계수하여 프레임번호를 생성한다.In addition, after calculating the current time slot number based on the count value of the time slot synchronization signal, the frame synchronization signal is generated using the calculated time slot number, and the frame synchronization signal is counted to generate the frame number. .

그리고, 이 프레임번호와 할당된 프레임번호를 비교함으로써 데이터 송수신을 위한 트래픽채널 스트로브신호를 생성한 후, 상기 업링크 타임슬롯 스트로부신호와의 논리곱을 통하여 할당된 타임슬롯에 대한 업링크 트래픽채널 스트로브신호를 생성하게 된다.After generating the traffic channel strobe signal for data transmission / reception by comparing the frame number with the assigned frame number, the uplink traffic channel strobe for the allocated time slot is logically multiplied with the uplink time slot strobe signal. Will generate a signal.

이하, 도면을 참조하여 본 발명에 따른 실시예를 설명한다.Hereinafter, an embodiment according to the present invention will be described with reference to the drawings.

제5도는 본 발명의 1 실시예에 따른 개인통신용 단말기의 할당된 타임슬롯에 대한 업링크 트래픽채널 스트로브신호 발생장치를 나타낸 회로구성도이다.5 is a circuit diagram illustrating an uplink traffic channel strobe signal generator for an allocated timeslot of a personal communication terminal according to an embodiment of the present invention.

제5도 (a)에서 참조번호 10은 클록발생수단(도시되지 않음)으로부터 출력되는 13MHz의 기준클록을 계수하여 그 계수치가 48이 되면 클록신호를 출력하는 비트동기신호 발생부로서, 이는 13MHz의 기준클록을 계수하는 4비트 출력의 제1카운터(C1)와 이 제1카운터(C1)의 최상위비트 출력을 인가받아 이를 계수하는 4비트 출력의 제2카운터(C2), 상기 제1카운터(C1)의 반전출력과 상기 제2카운터(C2)의 제1 및 제2출력을 인가받아 입력신호가 모두 하이레벨이 되면 로우레벨의 신호를 출력하는 낸드게이트(NAND1) 및 이 낸드게이트(NAND1)의 출력을 반전시켜 출력하는 인버터(IV5)를 포함하여 구성되어 있다. 또한, 여기서 상기 낸드게이트(NAND1)의 출력은 이 비트동기신호 발생부(10)의 리셋트신호로서 사용되도록 되어 있다.In FIG. 5A, reference numeral 10 denotes a bit synchronous signal generator that counts a reference clock of 13 MHz output from a clock generator (not shown) and outputs a clock signal when its count reaches 48. The first counter C1 of the 4-bit output that counts the reference clock, the second counter C2 of the 4-bit output that receives the highest bit output of the first counter C1, and counts the first counter C1, and the first counter C1. Of the NAND gate NAND1 and the NAND gate NAND1 that output a low level signal when the input signal becomes high level by receiving the inverted output of < RTI ID = 0.0 >) < / RTI > The inverter IV5 which inverts an output and outputs it is comprised. Here, the output of the NAND gate NAND1 is to be used as a reset signal of the bit synchronous signal generator 10.

즉, 상술한 바와 같이 GSM 규격에 따르면 단말기는 13MHz의 클록신호에 동기되어 1비트가 48클록의 크기를 갖도록 되어 있는 바, 상기 비트동기신호 발생부(10)는 13MHz의 기준클록을 제1 및 제2카운터(C1,C2)로 계수하고 그 계수치가 48이 되었을 때, 즉 제1카운터(C1)의 출력이 0이고 제2카운터(C2)의 출력이 11이 되어 제1 및 제2카운터(C1,C2)의 출력이 전체로 0011 0000이 되었을 때 비트동기신호를 나타내는 클록신호를 출력하도록 된 것이다.That is, as described above, according to the GSM standard, the terminal is synchronized with a 13 MHz clock signal so that 1 bit has a size of 48 clocks. The bit synchronous signal generator 10 may generate a 13 MHz reference clock. When the counter counts to the second counters C1 and C2 and the counter value reaches 48, that is, the output of the first counter C1 is 0 and the output of the second counter C2 becomes 11, so that the first and second counters ( When the output of C1, C2 is 0011 0000 as a whole, the clock signal indicating the bit synchronization signal is outputted.

그리고, 상기 낸드게이트(NAND1)의 출력은 리셋트부(30)의 앤드게이트(AND2, AND3)를 통해 상기 제1 및 제2카운터(C1,C2)의 클리어 입력단(CLR)으로 인가됨으로써 그 제1 및 제2카운터(C1,C2)를 리셋트시키게 된다.The output of the NAND gate NAND1 is applied to the clear input terminal CLR of the first and second counters C1 and C2 through the AND gates AND2 and AND3 of the reset unit 30. The first and second counters C1 and C2 are reset.

이어, 참조번호 20은 상기 비트동기신호 발생부(10)로부터 출력되는 비트동기신호와 13MHz의 기준클록을 근거로 타임슬롯 동기신호를 생성하는 타임슬롯동기신호 발생부로서, 이는 상기 비트동기신호 발생부(10)에서 출력되는 비트동기신호를 계수하여 그 계수치가 156이 되면 클록신호를 출력하는 156비트 계수부(21)와, 상기 156비트 계수부(21)의 출력이 하이레벨로 되면, 상기 13MHz의 기준클록을 계수하여 그 계수치가 12가 될 때 타임슬롯 동기신호로서의 클록신호를 출력하는 12클록 계수부(22)를 포함하여 구성되어 있다.Next, reference numeral 20 denotes a time slot synchronization signal generator for generating a time slot synchronization signal based on the bit synchronization signal output from the bit synchronization signal generator 10 and a reference clock of 13 MHz, which generates the bit synchronization signal. When the bit synchronization signal output from the unit 10 is counted and the count value is 156, the 156 bit counter 21 outputs a clock signal, and when the output of the 156 bit counter 21 becomes high, And a 12 clock counting unit 22 for counting a reference clock of 13 MHz and outputting a clock signal as a time slot synchronizing signal when the count is 12.

여기서, 상기 156비트 계수부(21)는 상술한 비트동기신호 발생부(10)와 마찬가지로 비트동기신호를 계수하는 직렬접속의 제3 및 제4비트 출력 카운터(C3,C4)와, 이 제3 및 제4카운터(C3,C4)의 출력이 전체로 1001 1100, 즉 156이 되면 그 출력레벨이 로우레벨이 되는 낸드게이트(NAND2) 및, 이 낸드게이트(NAND2)의 출력을 반전시켜서 출력하는 인버터(IV10)를 포함하여 구성되어 있다.Here, the 156 bit counter 21 is similar to the bit synchronous signal generator 10 described above, and the third and fourth bit output counters C3 and C4 of the serial connection for counting the bit synchronous signal, and the third. And when the outputs of the fourth counters C3 and C4 become 1001 1100, that is, 156, the NAND gate NAND2 whose output level is low, and the inverter inverting the outputs of the NAND gate NAND2 and outputting the same. It consists of (IV10).

또한, 상기 12클록 계수부(22)는 상기 156비트 계수부(21)의 출력과 이후에 설명할 낸드게이트(NAND3)로부터의 출력신호를 논리곱하는 앤드게이트(AND1)와 이 앤드게이트(AND1)로부터의 출력신호가 하이레벨이 되면 상기 13MHz의 기준클록을 계수하는 4비트 출력 카운터(C5), 이 카운터(C5)의 출력이 1100, 즉 12가 되면 로우레벨의 신호를 출력하는 낸드게이트(NAND3) 및 이 낸드게이트(NAND3)의 출력을 반전시켜서 출력하는 인버터(IV13)를 포함하여 구성되어 있다. 또한 여기서 상기 낸드게이트(NAND3)의 출력은 상기 카운터(C5)와 상기 156비트 계수부(21)를 구성하는 제3 및 제4카운터(C3,C4)의 클리어 신호로서 사용되도록 되어 있다.In addition, the 12 clock counting unit 22 performs an AND gate AND1 for ANDing the output signal of the 156 bit counting unit 21 and the output signal from the NAND gate NAND3, which will be described later, and the AND gate AND1. 4-bit output counter C5 counting the 13 MHz reference clock when the output signal from the high level is high, and NAND3 outputting a low level signal when the output of the counter C5 is 1100, i.e., 12. ) And an inverter IV13 for inverting and outputting the output of the NAND gate NAND3. In addition, the output of the NAND gate NAND3 is used as a clear signal of the third and fourth counters C3 and C4 constituting the counter C5 and the 156 bit counter 21.

그리고, 참조번호 30은 리셋트부로서, 이는 상기 비트동기신호 발생부(10)의 낸드게이트(NAND1) 출력과 상기 12클록 계수부(22)의 낸드게이트(NAND3) 출력을 논리곱하는 제1앤드게이트(AND2)와, 이 제1앤드게이트(AND2)의 출력과 프레임개시신호를 논리곱하는 제2앤드게이트(AND3)를 포함하여 구성되고, 이 제2앤드게이트(AND3)의 출력은 상기 비트동기신호 발생부(10)를 구성하는 제1 및 제2카운터(C1,C2)의 클리어 신호로서 입력되도록 되어 있다.Reference numeral 30 denotes a reset unit, which is a first end for performing an AND operation on the NAND1 output of the bit synchronization signal generator 10 and the NAND3 output of the 12 clock counter 22. A gate AND2, and a second AND gate AND3 for ANDing the output of the first AND gate AND2 and the frame start signal, and the output of the second AND gate AND3 is the bit synchronization. It is input as a clear signal of the first and second counters C1 and C2 constituting the signal generator 10.

한편, 제5도(a)에서 참조번호40은 상기 타임슬롯 동기신호 발생부(20)에서 출력되는 타임슬롯동기신호를 계수하여 타임슬롯번호를 생성하는 타임슬롯번호 생성부로서, 이는 상기 타임슬롯 동기신호 발생부(20)에서 출력되는 클록신호를 계수하는 카운터(C6)를 구비하여 구성되어 있다. 그리고, 이 카운터(C6)는 최상위비트 출력단(QA4)의 출력값이 인버터(IV14)를 통해 그 클리어 입력단(CLR)으로 인가되게 됨으로써 0에서 7까지(0∼111)의 타임슬롯번호를 계수한 후, 그 계수치가 8이 될 때, 즉 출력단(QA4∼QA1)이 1000이 될 때 클리어되어 다시 계수동작을 실행하도록 되어 있다.In FIG. 5A, reference numeral 40 denotes a time slot number generation unit for generating a time slot number by counting a time slot synchronization signal output from the time slot synchronization signal generator 20, which is the time slot. The counter C6 which counts the clock signal output from the synchronous signal generation part 20 is comprised. The counter C6 counts the timeslot numbers 0 to 7 (0 to 111) by outputting the output value of the most significant bit output terminal QA4 to the clear input terminal CLR through the inverter IV14. When the count value reaches 8, that is, when the output terminals QA4 to QA1 reach 1000, the counting operation is cleared again.

또한, 참조부호 LA1은 기록제어신호(I/O WR)가 입력되면(상승 엣지) 데이터버스(15)를 통해 입력되는 타임슬롯번호 데이터를 래치하는 래치회로(LA1)로서, 이 래치회로(LA1)에는 기지국으로부터 송출된 타임슬롯번호가 등록되게 된다.Reference numeral LA1 denotes a latch circuit LA1 for latching the timeslot number data input via the data bus 15 when the write control signal I / O WR is input (rising edge). ) Registers the timeslot number transmitted from the base station.

그리고, 참조번호 50은 업링크 타임슬롯 스트로브신호 발생부로서, 이는 상기 래치회로(LA1)에서 출력되는 설정된 타임슬롯번호에 3을 가산하여 즉, 기지국으로부터 송출된 타임슬롯번호에 대해 3 타임슬롯을 지연시키기 위한 제1가산기(ADD1)와, 이 제1가산기(ADD1)으로부터 출력되는 3 타임슬롯이 지연된 타임슬롯번호와 상기 타임슬롯번호 생성부(40)에서 출력되는 타임슬롯번호를 비교하여 양 번호가 일치되면 하이레벨의 비교신호를 출력하는 제1비교기(CP1), 상기 래치회로(LA1)로부터 출력되는 설정된 타임슬롯번호에 4를 가산하여 상기 제1가산기(ADD1)로부터 출력되는 타임슬롯번호에 대하여 1 타임슬롯이 지연된 타임슬롯번호를 출력하는 제2가산기(ADD2), 이 제2가산기(ADD2)에서 출력되는 타임슬롯번호와 상기 타임슬롯번호 생성부(40)에서 출력되는 타임슬롯번호를 비교하여 양 번호가 일치하면 하이레벨의 비교신호를 출력하는 제2비교기(CP2) 및 로우레벨신호에 의해 프리셋트(PRESET)와 클리어(CLEAR) 동작이 수행되는 엑티브로우(Active Low)의 D플립플롭(F1)으로 구성되어 있는 바, 이 D플립플롭(F1)의 프리셋트 입력단(PR)으로 상기 제1비교기(CP1)로부터 출력되는 신호가 반전된 로우레벨신호가 인가되게 되면 프리셋트 됨으로써 하이레벨신호가 업링크 타임슬롯 스트로브신호로서 출력되고, 또한 상기 D플립플롭(F1)의 클리어 입력단(CLR)으로 상기 제2비교기(CP2)로부터 출력되는 신호가 반전된 로우레벨신호가 인가되게 되면 클리어되게 된다.Reference numeral 50 denotes an uplink timeslot strobe signal generator, which adds 3 to the set timeslot number output from the latch circuit LA1, that is, 3 timeslots with respect to the timeslot number transmitted from the base station. The first adder ADD1 for delaying and the time slot number delayed by the three time slots outputted from the first adder ADD1 are compared with the time slot number outputted from the time slot number generation unit 40. Is matched, the first comparator CP1 for outputting the high level comparison signal and the set time slot number outputted from the latch circuit LA1 are added to 4 to the time slot number outputted from the first adder ADD1. A second adder ADD2 for outputting a time slot number delayed by one time slot with respect to the first slot, a time slot number output from the second adder ADD2, and a time output from the time slot number generation unit 40 If the numbers are identical by comparing the lot numbers, the active comparator performs preset and clear operations by the second comparator CP2 and the low level signal, which outputs a high level comparison signal. D flip-flop (F1) of the D flip-flop (F1) of the preset input terminal PR of the first comparator (CP1) when the signal output from the first comparator (CP1) is inverted when the low level signal is applied By being set, the high level signal is output as an uplink timeslot strobe signal and the low level signal in which the signal output from the second comparator CP2 is inverted is applied to the clear input terminal CLR of the D flip-flop F1. When it is cleared.

한편, 제5도 (b)에서 참조번호 60은 상기 제5도 (a)의 타임슬롯번호 생성부(40)로부터의 출력값이 8이 될 때마다 클록신호를 출력하는 프레임동기신호 생성부로서, 이는 상기 타임슬롯번호 생성부(50)에 갖추어진 카운터(C6)의 하위 3비트 출력(QA1∼QA3)에 각각 접속된 인버터(IV17∼IV19)와, 이 인버터(IV17∼IV19)의 출력값과 상기 카운터(C6)의 출력단(QA4)으로부터 출력되는 출력값을 입력으로 하는 낸드게이트(NAND4) 및, 이 낸드게이트(NAND4)의 출력값을 반전시켜 출력하는 인버터(IV20)를 구비하여 구성되어 있다.On the other hand, reference numeral 60 in FIG. 5 (b) denotes a frame synchronous signal generator for outputting a clock signal whenever an output value from the time slot number generator 40 in FIG. 5 (a) becomes 8, The inverters IV17 to IV19 connected to the lower 3 bit outputs QA1 to QA3 of the counter C6 provided in the time slot number generation unit 50, and the output values of the inverters IV17 to IV19 and the And a NAND gate NAND4 for inputting an output value output from the output terminal QA4 of the counter C6, and an inverter IV20 for inverting and outputting the output value of the NAND gate NAND4.

즉, 상기 프레임동기신호 생성부(60)는 상기 타임슬롯번호 생성부(40)로부터 1000, 즉 8이 입력될 때마다 소정의 펄스폭을 갖는 클록신호를 출력하게 된다. 또한, 이때 상기 펄스폭은 상기 타임슬롯번호 생성부(40)의 인버터(IV14)에 의한 신호지연시간에 의해 설정되게 된다.That is, the frame synchronization signal generation unit 60 outputs a clock signal having a predetermined pulse width whenever 1000, that is, 8 is input from the time slot number generation unit 40. At this time, the pulse width is set by the signal delay time by the inverter IV14 of the time slot number generator 40.

한편, 제5도 (b)에서 참조번호 70은 상기 프레임동기신호 생성부(60)에서 출력되는 프레임동기신호를 계수하여 프레임번호를 생성하는 프레임번호 생성부로서, 이는 상기 프레임동기신호 생성부(60)에서 출력되는 클록신호를 계수하는 직렬접속의 카운터(C7,C8)를 구비하여 구성되어 있는 바, 이 카운터의 5비트에 대응되는 2진데이터가 프레임번호로서 출력되게 된다.Meanwhile, reference numeral 70 in FIG. 5 (b) denotes a frame number generator for generating a frame number by counting the frame sync signal output from the frame sync signal generator 60, which is the frame sync signal generator ( 60 is provided with counters C7 and C8 of serial connection for counting clock signals outputted from the terminal 60. The binary data corresponding to 5 bits of this counter is output as a frame number.

또한, 참조부호 CP3은 데이터입력단(P0∼P7)을 통해 입력되는 데이터값, 즉 상기 프레임번호 생성부(70)의 카운터(C7,C8) 로부터 입력되는 프레임번호 데이터와 데이터입력단(Q0∼Q7)으로 입력되는 기준 데이터값을 비교하여 양 데이터값이 일치하는 경우에는 하이레벨의 신호를 출력하는 비교기로서, 여기서 이 비교기(CP3)의 기준 데이터값은 Q7∼Q0이 0001 1010, 즉 26으로 설정되어 있다.Reference numeral CP3 denotes data values input through the data input terminals P0 to P7, that is, frame number data and data input terminals Q0 to Q7 input from the counters C7 and C8 of the frame number generation unit 70. Is a comparator that outputs a high level signal when both data values coincide with each other, and the reference data values of the comparator CP3 set Q7 to Q0 to 0001 1010, that is, 26. have.

그리고, 상기 비교기(CP3)의 출력은 이후에 설명할 동기신호 출력부(80)로 인가됨과 더불어, 인버터(IV21)를 통해 상기 프레임번호 생성부(70)를 구성하는 카운터(C7,C8)의 클리어 입력단(CLR)으로 인가되게 되는 바, 이에 따라 상기 카운터(C7,C8)는 상기 비교기(CP3)로부터 하이레벨의 비교신호가 출력되게 되면 그와 동시에 클리어되게 된다.In addition, the output of the comparator CP3 is applied to the synchronization signal output unit 80 to be described later, and the counters C7 and C8 constituting the frame number generation unit 70 through the inverter IV21. Since the counters C7 and C8 are applied to the clear input terminal CLR, when the high level comparison signal is output from the comparator CP3, the counters C7 and C8 are cleared at the same time.

또한, 제5도 (b)에서 참조번호 80은 상기 비교기(CP3)로부터 하이레벨신호가 출력되면 그 신호의 상승엣지(Rising Edge)에서 클록신호를 출력하는 클록신호 출력부로서, 이는 상기 비교기(CP3)의 출력신호가 클록입력단(CLK)에 결합되고 D입력단이 전원전압(Vcc)에 결합된 D플립플롭(F2)을 구비하여 구성되고, 상기 D플립플롭(F2)은 그 반전출력과 외부로부터의 리셋트신호가 앤드게이트(AND4)를 통해 인가되어 클리어되도록 되어 있다.Also, in FIG. 5B, reference numeral 80 denotes a clock signal output unit which outputs a clock signal at a rising edge of the signal when a high level signal is output from the comparator CP3. The output signal of CP3) is coupled to the clock input terminal CLK and the D input terminal has a D flip-flop F2 coupled to the power supply voltage Vcc, and the D flip-flop F2 has its inverted output. Reset signal from and external Is applied through the AND gate AND4 to be cleared.

한편, 제5도(b)의 참조번호 90은 상기 프레임번호 생성부(70)로부터 입력되는 프레임번호로부터 트래픽채널에 대한 스트로브신호를 생성하는 트래픽채널 스트로브신호 발생부로서, 이는 상기 프레임번호 생성부(70)로부터 하위데이터 입력단(P0∼P4)으로 입력되는 5비트의 프레임번호 데이터와 하위데이터 입력단(Q0∼Q4)으로 입력되는 5비트의 기준데이터 값 1100, 즉 12와 일치하는 경우에는 하이레벨의 신호를 출력하는 제4비교기(CP4)와, 11001 즉 25와 일치하는 경우에는 하이레벨의 신호를 출력하는 제5비교기( CP5), 상기 제4비교기(CP4)와 제5비교기(CP5)의 출력을 논리합하는 오아게이트(OR1) 및 이 오아게이트(OR1)의 출력 값을 반전시켜 출력하는 인버터(IV22)를 구비하여 구성되어 있다.On the other hand, reference numeral 90 in FIG. 5 (b) is a traffic channel strobe signal generator for generating a strobe signal for the traffic channel from the frame number input from the frame number generator 70, which is the frame number generator. High level when the frame number data of 5 bits inputted from 70 to the lower data input terminals P0 to P4 and the 5-bit reference data value 1100, i.e., 12, input to the lower data input terminals Q0 to Q4 are matched. When the fourth comparator CP4 outputs a signal of 11, i.e., equals to 11001, 25, the fifth comparator CP5 outputs a high level signal, and the fourth comparator CP4 and the fifth comparator CP5. An OR gate OR1 for ORing the output and an inverter IV22 for inverting and outputting the output value of the OR gate OR1 are configured.

또한, 제5도(b)의 참조번호 100은 업링크 트래픽채널 스트로브신호 발생부로서, 이는 상기 트래픽채널 스트로브 신호 발생부(90)로부터 입력되는 트래픽채널 스트로부신호와 상기 업링크 타임슬롯 스트로부신호 발생부(50)로부터 입력되는 업링크 타임슬롯 스트로부신호를 논리곱하는 앤드게이트(AND5)로 구성되어 있는 바, 이 앤드게이트(AND5)를 통해 사용자에게 할당된 타임슬롯에 대한 업링크 트래픽채널 스트로부신호가 선택되어 출력되게 된다.Further, reference numeral 100 in FIG. 5 (b) denotes an uplink traffic channel strobe signal generator, which is a traffic channel strobe signal input from the traffic channel strobe signal generator 90 and the uplink time slot straw unit. It consists of an AND gate AND5 for logically multiplying the uplink timeslot straw signal inputted from the signal generator 50. The uplink traffic channel for the timeslot assigned to the user through this ANDgate AND5. The straw signal is selected and output.

이어, 상기한 구성으로 된 장치의 동작을 제6도 및 제7도에 나타낸 타이밍챠트를 이용하여 보다 구체적으로 설명한다.Next, the operation of the apparatus having the above-described configuration will be described in more detail using the timing charts shown in FIGS. 6 and 7.

제6도에 나타낸 바와 같이 개인통신 시스템에 있어서는 1개의 타임슬롯이 156.25비트로 구성되고, 각 비트는 13MHz의 클록을 기준으로 할 때 48개의 클록기간을 갖게 된다.As shown in FIG. 6, in a personal communication system, one time slot is composed of 156.25 bits, and each bit has 48 clock periods based on a 13 MHz clock.

따라서, 제5도(a)에 나타낸 장치에 있어서는 우선 13MHz의 클록을 48개 계수하여 각 비트에 따른 동기신호를 생성하고, 이 동기신호를 156개 계수한 후 추가적으로 12개의 기준클록을 계수함으로써 타임슬롯 동기신호를 생성하게 된다.Therefore, in the apparatus shown in Fig. 5A, first, 48 clocks of 13 MHz are counted to generate a sync signal according to each bit, 156 counts the sync signals, and then 12 additional reference clocks are counted. A slot sync signal is generated.

그리고, 상기 타임슬롯동기신호를 계수하여 현재의 타임슬롯번호를 생성한 후 그 타임슬롯번호가 8이 될 때마다, 8개의 타임슬롯으로 구성되는 데이터 프레임에 대한 동기신호를 출력하게 되고, 이 프레임동기신호를 계수하여 프레임번호를 생성한 후 이를 래치회로(LA1)를 통해 래치시켜 출력할 수 있게 된다.After generating the current timeslot number by counting the timeslot synchronization signal, whenever the timeslot number is 8, a synchronization signal for a data frame consisting of eight timeslots is outputted. The frame number is generated by counting the synchronization signal, and then latched through the latch circuit LA1 to output the frame number.

즉, 제6도(b)에 나타낸 바와 같이 프레임개시신호가 로우레벨로 강하되어 비트동기신호 발생부(10)의 제1 및 제2카운터(C1,C2)가 클리어 된 후, 그 프레임개시신호가 다시 하이레벨로 상승하게 되면, 비트동기신호 발생부(10)의 제1 및 제2카운터(C1,C2)가 계수동작을 실행하면서 그에 따른 계수치를 그 출력단(QA1∼QA4,QB1∼QB4)을 통해 출력하게 된다.That is, as shown in FIG. 6 (b), after the frame start signal drops to low level and the first and second counters C1 and C2 of the bit synchronization signal generator 10 are cleared, the frame start signal Is raised to the high level again, the first and second counters C1 and C2 of the bit synchronization signal generator 10 perform the counting operation, and the count values corresponding thereto are output stages QA1 to QA4 and QB1 to QB4. Will output via

그리고, 이때 상기 제1카운터(C1)의 출력단(QA1∼QA4)은 인버터(IV1∼IV4)를 통해서, 제2카운터(C2)의 출력단(QB1,QB2)은 직접적으로 낸드게이트(NAND1)에 결합되어 있는 바, 이에 따라 상기 낸드게이트(NAND1)는 상기 제1카운터(C1)의 출력(QA1∼QA4)이 모두 0이 되고 제2카운터(C2)의 출력(QB1, QB2)이 11일 때, 즉 제1 및 제2카운터(C1,C2)에 의한 출력값(QB4,QB3,QB2,QB1,QA4,QA3,QA2,QA1)이 0011 0000, 즉 48이 될 때 로우레벨의 신호를 출력하게 된다.At this time, the output terminals QA1 to QA4 of the first counter C1 are coupled to the NAND gate NAND1 by the output terminals QB1 and QB2 of the second counter C2 directly through the inverters IV1 to IV4. Accordingly, when the NAND gate NAND1 has all the outputs QA1 to QA4 of the first counter C1 being 0 and the outputs QB1 and QB2 of the second counter C2 are 11, That is, when the output values QB4, QB3, QB2, QB1, QA4, QA3, QA2 and QA1 by the first and second counters C1 and C2 become 0011 0000, that is, 48, the low level signal is output.

또한, 상기 낸드게이트(NAND1)의 출력은 리셋트부(30)의 제1 및 제2앤드게이트(AND2,AND3)을 통해서 상기 제1 및 제2카운터(C1,C2)의 클리어 입력단(CLR)으로 인가되어 그 제1 및 제2카운터(C1,C2)를 리셋트시킴과 더불어 인버터(IV5)를 통해서 출력되게 되는바, 이에 따라 상기 비트동기신호 발생부(10)에서는 제6도(c)에 나타낸 바와 같은 각 비트신호에 대응된 비트동기신호가 출력되게 된다.In addition, the output of the NAND gate NAND1 is the clear input terminal CLR of the first and second counters C1 and C2 through the first and second and gates AND2 and AND3 of the reset unit 30. It is applied to reset the first and second counters (C1, C2) and is output through the inverter IV5, so that the bit synchronization signal generator 10 in FIG. The bit synchronization signal corresponding to each bit signal as shown in FIG.

한편, 상기 비트동기신호 발생부(10)에서 출력되는 클록신호는 타임슬롯동기신호 발생부(20)의 156비트 계수부(21)에 의해 계수되게 되는바, 이 156비트 계수부(21)는 상술한 비트동기신호 발생부(10)와 마찬가지로 입력되는 클록신호를 직렬접속된 제3 및 제4카운터(C3,C4)를 이용하여 계수하게 된다.On the other hand, the clock signal output from the bit sync signal generator 10 is counted by the 156 bit counter 21 of the time slot sync signal generator 20, and the 156 bit counter 21 Like the bit sync signal generator 10 described above, the input clock signal is counted using the third and fourth counters C3 and C4 connected in series.

그리고, 상기 제3 및 제4카운터(C3,C4)의 출력단(QA1,QA2,QB2,QB3)이 인버터(IV6∼IV9)를 통해서 낸드게이트(NAND2)에 결합되어 있는 바, 이에 따라 상기 낸드게이트(NAND2)는 상기 제3 및 제4카운터(C3,C4)의 출력(QB4∼QB1,QA4∼QA1)이 1001 1100, 즉 156이 될 때 로우레벨로 되게 된다.The output terminals QA1, QA2, QB2, and QB3 of the third and fourth counters C3 and C4 are coupled to the NAND gate NAND2 through the inverters IV6 to IV9. NAND2 becomes low when the outputs QB4 to QB1 and QA4 to QA1 of the third and fourth counters C3 and C4 become 1001 1100, that is, 156.

즉, 상기 156비트 계수부(21)는 제6도(D)에 나타낸 바와 같이 비트동기신호가 156회 입력될 때 하이레벨의 신호를 출력하게 된다.That is, the 156 bit counting unit 21 outputs a high level signal when the bit synchronization signal is input 156 times as shown in FIG.

이어, 12클록 계수부(22)는 상기 156비트 계수부(21)로부터의 출력이 하이레벨이 되어, 클리어단(CLR)으로 인가되는 클리어신호가 하이레벨로 되게 되면 카운터(C5)가 클록입력단(CLK)으로 입력되는 13MHz의 클록신호를 계수하게 되고, 상술한 동작가 마찬가지로 이 카운터(C5)의 계수치가 12, 즉 그 출력(QA4∼QA1)이 1100이 되면 낸드게이트(NAND3)의 출력이 로우레벨이 되게 됨으로써 인버터(IV13)로부터는 제6도(E)에 나타낸 바와 같이 타임슬롯의 구간에 대응하는 동기신호가 출력되게 된다.Subsequently, when the output from the 156 bit counter 21 becomes high level and the clear signal applied to the clear terminal CLR becomes high level, the 12 clock counter 22 receives the counter C5. The clock signal of 13 MHz inputted to (CLK) is counted. When the counter C5 has a count value of 12, i.e., its outputs QA4 to QA1 are 1100, the output of the NAND gate NAND3 is low. The level becomes a level so that the synchronization signal corresponding to the time slot section is output from the inverter IV13 as shown in FIG.

그리고, 상기 낸드게이트(NAND3)의 로우레벨 출력은 상기 리셋트부(30)의 제1 및 제2앤드게이트(AND2,AND3)를 통해 비트동기신호발생부(10)로 인가되어 그 제1 및 제2카운터(C1,C2)를 클리어시킴과 더불어 156비트 계수부(21)의 제3 및 제4카운터(C3,C4)와 12클록 계수부(22)의 카운터(C5)를 클리어시킴으로써 장치 전체를 초기화시키게 된다.In addition, the low level output of the NAND gate NAND3 is applied to the bit synchronization signal generator 10 through the first and second AND gates AND2 and AND3 of the reset unit 30, and the first and second outputs. In addition to clearing the second counters C1 and C2, the third and fourth counters C3 and C4 of the 156 bit counter 21 and the counter C5 of the 12 clock counter 22 are cleared. Will be initialized.

즉, 상기 비트동기신호 발생부(10)와 타임슬롯동기신호 발생부(20)는 상술한 동작을 반복적으로 실행하여 지속적으로 타임슬롯에 대응하는 동기신호를 생성하여 출력하게 된다. 따라서, 상기 타임슬롯동기신호 발생부(20)에서는 제7도(b)에 나타낸 바와 같이 각 타임슬롯에 대응하는 동기신호가 출력되게 된다.That is, the bit sync signal generator 10 and the time slot sync signal generator 20 repeatedly execute the above-described operation to continuously generate and output a sync signal corresponding to the time slot. Accordingly, the time slot synchronization signal generator 20 outputs a synchronization signal corresponding to each time slot as shown in FIG.

한편, 타임슬롯번호 생성부(40)는 카운터(C6)가 상기 타임슬롯동기신호 발생부(20)에서 출력되는 타임슬롯동기신호를 계수하여 타임슬롯번호 데이터를 출력하게 되는 바, 이때 카운터(C6)는 최상위 출력단(QA4)의 출력신호가 클리어신호로서 사용되도록 되어 있기 때문에 1부터 7까지(TS1∼TS7)의 타임슬롯번호, 즉 001∼111의 타임슬롯번호를 출력한후 출력(QA4,QA3,QA2,QA1)이 1000이 될 때 클리어되어 0, 즉 TS0의 타임슬롯번호를 출력하게 된다.Meanwhile, the timeslot number generator 40 counts the timeslot synchronization signal output from the timeslot synchronous signal generator 20 to output timeslot number data, and at this time, the counter C6. ) Outputs the time slot number of 1 to 7 (TS1 to TS7), that is, the time slot number of 001 to 111, so that the output signal of the highest output terminal QA4 is used as a clear signal, and then outputs (QA4, QA3). When QA2 and QA1) become 1000, they are cleared to output a time slot number of 0, that is, TS0.

그리고 상기 타임슬롯번호 생성부(40)에서 출력되는 타임슬롯번호 데이터는 상기 업링크 타임슬롯 스트로브신호 발생부(50)의 제1 및 제2비교기(CP1,CP2)의 각각의 입력단(A0∼A2)으로 인가되게 되는 바, 상기 제1비교기(CP1)에서는 상기 타임슬롯번호 생성부(40)로부터 인가되는 타임슬롯번호가 상기 래치회로(LA1)에 등록된 타임슬롯번호에 3이 가산되어 3 타임이 지연된 타임슬롯번호를 비교하여 일치하는 경우 하이레벨신호를 출력하게 되고, 상기 제2비교기(CP2)에서는 상기 타임슬롯번호 생성부(40)로부터 인가되는 타임슬롯번호와 상기 래치회로(LA1)에 등록된 타임슬롯번호에 4를 가산하는 가산기(ADD)로부터 인가되는 타임슬롯번호를 비교하여 일치하는 경우 하이레벨신호를 출력하게 된다.The timeslot number data output from the timeslot number generator 40 is input to each of the input terminals A0 to A2 of the first and second comparators CP1 and CP2 of the uplink timeslot strobe signal generator 50. In the first comparator CP1, the time slot number applied from the time slot number generation unit 40 is added to the time slot number registered in the latch circuit LA1, thereby adding 3 times. When the delayed timeslot numbers are compared and matched, a high level signal is output, and the second comparator CP2 outputs a time slot number applied from the timeslot number generator 40 and the latch circuit LA1. The time slot number applied from the adder ADD which adds 4 to the registered time slot number is compared and the high level signal is output.

그리고, 상기 제1비교기(CP1)로부터 출력되는 하이레벨신호는 상기 엑티브로우(Active Low) D플립플롭(F1)의 프리셋트 입력단(PR)으로 인버터(IV15)를 통해 반전된 신호가 입력됨으로써 출력단(Q)를 통해 프리셋트(PRESET)된 하이레벨신호가 출력되고, 1타임이 지연된 후 상기 제2비교기(CP2)로부터 출력되는 하이레벨신호는 상기 D플립플롭(F1)의 클리어 입력단(CLR)으로 인버터(IV16)를 통해 반전된 신호가 입력됨으로써 상기 D플립플롭의 신호를 클리어(CLREA) 시키게 된다.In addition, the high level signal output from the first comparator CP1 is input to the preset input terminal PR of the active low D flip-flop F1 by the inverted signal through the inverter IV15. A high level signal preset through (Q) is output, and a high level signal output from the second comparator CP2 after one time delay is outputted to the clear input terminal CLR of the D flip-flop F1. The inverted signal is inputted through the inverter IV16 to clear the signal of the D flip-flop.

즉, 예컨대 상기 래치회로(LA1)에 등록되어 있는 타임슬롯번호가 4, 즉 래치회로(LA1)의 출력 Q2, Q1,Q0가 100인 경우에는 제7도(c)에 나타낸 바와 같이 타임슬롯동기신호 발생부(20)로부터 4번째 클록신호가 출력되는 시점에서 3 타임슬롯이 지연된 7번째의 클록신호가 출력되는 시점에서 제1비교기(CP1)의 출력신호에 의해 상기 D플립플롭(F1)으로부터 프리셋트(PRESET)된 하이레벨의 신호가 출력되게 되고, 1 타임슬롯이 지연된 후 상기 제2비교기(CP2)의 출력신호에 의해 D플립플롭(F1)의 신호가 클리어(CLEAR)되게 되는 바, 이에 따라 해당 타임슬롯에 대응하는 업링크 스트로브신호가 출력되게 된다.That is, for example, when the time slot number registered in the latch circuit LA1 is 4, that is, the outputs Q2, Q1, Q0 of the latch circuit LA1 are 100, as shown in FIG. From the D flip-flop F1 by the output signal of the first comparator CP1 at the time when the fourth clock signal is output from the signal generator 20 at the time when the fourth clock signal is delayed by three timeslots. The signal of the preset high level is output, and the signal of the D flip-flop F1 is cleared by the output signal of the second comparator CP2 after one time slot is delayed. As a result, an uplink strobe signal corresponding to the corresponding timeslot is output.

한편, 상기 제5도(b)의 프레임동기신호 생성부(60)는 상기 타임슬롯번호 생성부(40)의 카운터(C6)의 출력이 '1000, 즉 8이 될 때 낸드게이트(NAND4)의 출력이 로우레벨로 되면서 인버터(IV20)의 출력이 하이레벨로 되고, 이어 상기 인버터(IV14)에 의해 카운터(C6)가 클리어되어 카운터(C6)의 출력이 0이 되면, 인버터(IV20)의 출력이 다시 로우레벨로 됨으로써, 프레임동기신호 생성부(60)로부터는 제7도(D)에 나타낸 바와 같이 데이터 프레임에 대응되는 동기 신호가 출력되게 된다.Meanwhile, when the output of the counter C6 of the timeslot number generator 40 becomes 1000, that is, the frame synchronization signal generator 60 of FIG. When the output becomes low level, the output of the inverter IV20 becomes high level, and then the counter C6 is cleared by the inverter IV14 so that the output of the counter C6 becomes zero. By being low again, the frame synchronizing signal generating unit 60 outputs a synchronizing signal corresponding to the data frame as shown in FIG.

이어, 상기 프레임동기신호 생성부(60)에서 출력되는 프레임동기신호는 프레임번호 계수부(70)에서 계수되고, 그 계수치가 카운터(C7,C8)의 출력단(QB4∼QB1,QA4∼QA1)을 통해 출력되어 비교기(CP3)의 데이터 입력단(P0∼P7)에 결합되게 된다.Subsequently, the frame synchronizing signal output from the frame synchronizing signal generating unit 60 is counted by the frame number counting unit 70, and the count value of the frame synchronizing signal generating unit 60 outputs the output terminals QB4 to QB1 and QA4 to QA1 of the counters C7 and C8. It is output through and coupled to the data input terminals P0 to P7 of the comparator CP3.

한편, 비교기(CP3)에서는 데이터 입력단(P0∼P7)으로 입력되는 상기 카운터(C7,C8)에 의한 계수치 데이터와 데이터 입력단(Q0∼Q7)으로 입력되는 기준 데이터를 비교하여 입력단(Q7∼Q0)으로 입력되는 데이터가 0001 1010이 되어 그 기준 데이터값과 동일하게 되면, 즉 상기 카운터(C7,C8)에 의한 계수치가 26이 되면 하이레벨의 신호를 출력하게 된다.On the other hand, the comparator CP3 compares the count value data by the counters C7 and C8 input to the data input terminals P0 to P7 and the reference data input to the data input terminals Q0 to Q7 to compare the input terminals Q7 to Q0. When the data to be input is 0001 1010 and becomes the same as the reference data value, that is, when the count value by the counters C7 and C8 is 26, a high level signal is output.

그리고, 상기 하이레벨신호는 인버터(IV21)를 통해 상기 카운터(C7,C8)의 클리어 입력단(CLR)으로 인가되어 그 카운터(C7,C8)를 클리어시킴과 더불어 클록신호 출력부(80)에 인가되게 된다.The high level signal is applied to the clear input terminal CLR of the counters C7 and C8 through the inverter IV21 to clear the counters C7 and C8 and to the clock signal output unit 80. Will be.

이어, 클록신호 출력부(80)에서는 상기 비교기(CP3)의 출력이 하이레벨이 되는 상승엣지에서 D플립플롭(F2)? 출력(Q)이 하이레벨이 되고, 이후 그 반전출력에 의해 D플립플롭(F3)이 클리어되어 출력(Q)이 다시 로우레벨로 되게 됨으로써 26-멀티프레임에 대한 동기신호를 출력하게 된다.Subsequently, the clock signal output unit 80 generates the D flip-flop F2? At a rising edge at which the output of the comparator CP3 becomes a high level. The output Q becomes high level, after which the inverted output The D flip-flop F3 is cleared so that the output Q is brought back to a low level, thereby outputting a synchronization signal for 26-multiframe.

제8도는 상기 클록신호 출력부(80)에서 출력되는 26-멀티프레임에 대한 동기신호를 나타낸 타이밍챠트로서, 제8도에서 (a)는 26-멀티프레임의 구성을 나타낸 것이고, (b)는 상기 제6도(d)와 같이 프레임동기신호 생성부(60)에서 출력되는 각 프레임에 대한 동기신호이며, (c)는 상기 클록신호 출력부(80)에서 출력되는 26-멀티프레임의 동기신호를 나타낸 것이다.FIG. 8 is a timing chart showing a synchronization signal for a 26-multiframe output from the clock signal output unit 80. In FIG. 8, (a) shows a configuration of a 26-multiframe, and (b) As shown in FIG. 6 (d), it is a synchronization signal for each frame output from the frame synchronization signal generator 60, and (c) is a synchronization signal of 26-multi frame output from the clock signal output unit 80. It is shown.

한편, 상기 제5도(b)에서 프레임번호 생성부(70)의 제7카운터(C7)의 출력 QA4QA1과 제8카운터(C8)의 하위출력 QB1으로부터 출력되는 5비트의 프레임번호 데이터가 상기 트래픽채널 스트로브신호 발생부(90)의 제4 및 제5비교기(CP4,CP5)로 입력되게 되는 바, 제4비교기(CP4)는 상기 프레임번호 생성부(70)로부터 입력되는 5비트의 프레임번호 데이터와 데이터입력단(Q0∼Q4)으로 입력되는 5비티의 기준데이터 값 1100, 즉 12와 일치하는 경우 하이레벨신호를 출력하고, 제5비교기(CP5)는 11001 즉 25와 일치하는 경우 하이레벨신호를 출력하게 된다. 또한, 상기 제1비교기(CP1)와 제2비교기(CP2)의 출력신호는 오아게이트(OR1)를 통해 논리곱된 후 인버터(IV22)를 통해 반전되어 출력됨으로써 제9도의 (b)에 나타낸 바와 같이 트래픽채널에 대한 스트로브신호가 발생되게 된다.Meanwhile, output QA4 of the seventh counter C7 of the frame number generation unit 70 in FIG. 5 (b). The 5-bit frame number data output from the lower output QB1 of the QA1 and the eighth counter C8 is input to the fourth and fifth comparators CP4 and CP5 of the traffic channel strobe signal generator 90. When the fourth comparator CP4 coincides with the 5-bit frame number data input from the frame number generation unit 70 and the reference data value 1100, i.e., 12, of 5 bits input to the data input terminals Q0 to Q4, The level signal is output, and the fifth comparator CP5 outputs a high level signal when it matches 11001 (25). In addition, the output signals of the first comparator CP1 and the second comparator CP2 are logically multiplied through the OR gate OR1 and then inverted and output through the inverter IV22, as shown in FIG. Likewise, the strobe signal for the traffic channel is generated.

또한, 상기 트래픽채널 스트로브신호 발생부(90)로부터 출력된 트래픽채널 스트로부신호와 상기 업링크 타임슬롯 스트로브신호 발생부(50)로부터 출력되는 업링크 타임슬롯 스트로부신호가 상기 업링크 트래픽채널 스트로브신호 발생부(100)의 앤드게이트(AND5)를 통해 논리곱되어 출력됨으로써 사용자에게 할당된 타임슬롯에 대한 업링크 트래픽채널 스트로브신호가 선택되어 출력되게 된다.In addition, the traffic channel strobe signal outputted from the traffic channel strobe signal generator 90 and the uplink time slot strobe signal outputted from the uplink time slot strobe signal generator 50 are the uplink traffic channel strobe. By being logically multiplied through the AND gate AND5 of the signal generator 100, the uplink traffic channel strobe signal for the timeslot assigned to the user is selected and output.

즉, 제9도는 26-멀티프레임에 대하여 할당된 타임슬롯에 대한 업링크 트래픽채널 스트로브신호를 나타낸 타이밍 챠트로서, 제9도(a)는 상기 제8도(a)와 같이 26-멀티프레임의 구성을 나타낸 것이고, (b)는 상기 트래픽채널 스트로브신호 발생부(90)로부터 출력된 트래픽채널 스트로브신호이고, (c)는 상기 제7도(c)와 같이 할당된 타임슬롯에 대한 업링크 스트로브신호이며, (d)는 상기 (b)와 (d)의 신호 즉, 트래픽채널 스트로브신호와 업링크 타임슬롯 스트로브신호가 논리곱되어 출력된 할당된 타임슬롯에 대한 업링크 트래픽채널 스트로브신호를 나타낸 것이다.That is, FIG. 9 is a timing chart showing the uplink traffic channel strobe signal for the timeslot allocated for the 26-multiframe, and FIG. 9 (a) shows the 26-multiframe as shown in FIG. 8 (a). (B) is a traffic channel strobe signal output from the traffic channel strobe signal generator 90, and (c) is an uplink strobe for the allocated timeslot as shown in FIG. (D) represents the uplink traffic channel strobe signal for the assigned timeslot output of the signals of (b) and (d) above, that is, the traffic channel strobe signal and the uplink time slot strobe signal are multiplied and output. will be.

즉, 상기 실시예에 의하면, 우선 13MHz의 클록신호를 근거로 각 데이터비트에 대응하는 비트동기신호를 생성하고, 이 비트동기신호와 상기 클록신호를 이용하여 156.25비트의 구간을 갖춘 타임슬롯 동기신호를 생성하게 된다.That is, according to the above embodiment, first, a bit synchronization signal corresponding to each data bit is generated based on a 13 MHz clock signal, and the time slot synchronization signal having a period of 156.25 bits using the bit synchronization signal and the clock signal. Will generate

그리고, 상기 타임슬롯 동기신호의 계수치와 자신에게 할당된 타임슬롯번호로부터 3 타임슬롯이 지연된 타임슬롯번호를 비교함으로써 데이터 송수신을 위한 업링크 타임슬롯 스트로부신호를 생성하게 된다.The uplink time slot straw signal for data transmission and reception is generated by comparing the time slot number delayed by three times slots from the count value of the timeslot synchronization signal and the timeslot number assigned thereto.

또한, 상기 타임슬롯 동기신호의 계수치를 근거로 현재의 타임슬롯번호를 산정한 후 그 산정된 타임슬롯번호를 이용하여 프레임동기신호를 생성하고, 이어 이 프레임동기신호를 계수하여 프레임번호를 생성한다.In addition, after calculating the current time slot number based on the count value of the time slot synchronization signal, a frame synchronization signal is generated using the calculated time slot number, and then the frame synchronization signal is counted to generate a frame number. .

그리고, 이 프레임번호와 할당된 프레임번호를 비교함으로써 데이터송수신을 위한 트래픽채널 스트로브신호를 생성한 후, 상기 업링크 타임슬롯 스트로브신호와의 논리곱을 통하여 할당된 타임슬롯에 대한 업링크 트래픽채널 스트로브신호를 생성하게 된다.After generating the traffic channel strobe signal for data transmission and reception by comparing the frame number with the assigned frame number, the uplink traffic channel strobe signal for the allocated time slot is logically multiplied with the uplink time slot strobe signal. Will generate

또한, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.In addition, this invention is not limited to the said Example, It can implement in a various deformation | transformation in the range which does not deviate from the technical summary of this invention.

즉, 예를 들어 상기 실시예에 있어서는 비교기(CP3)의 출력신호를 근거로 클록신호를 생성하는 클록신호 출력부(80)를 구비하도록 구성하였으나, 이는 단순히 비교기(CP3)의 출력을 26-멀티프레임에 대한 동기신호로서 사용하여도 무방하다.That is, for example, in the above embodiment, it is configured to include a clock signal output unit 80 that generates a clock signal based on the output signal of the comparator CP3, but this is simply a 26-multi output of the comparator CP3. It may be used as a synchronization signal for a frame.

이상 설명한 바와 같이 본 발명에 의하여, 기지국으로부터 송출되는 프레임개시신호 및 타임슬롯번호와 자체적으로 발생시킨 13MHz의 클록신호를 근거로 기지국에 대한 데이터 송수신을 위한 타임슬롯에 대응하는 업링크 트래픽채널의 스트로브신호를 생성하도록 된 개인통신용 단말기의 할당된 타임슬롯에 대한 업링크 트래픽채널 스트로브신호 발생장치를 실현할 수 있게 된다.As described above, according to the present invention, a strobe of an uplink traffic channel corresponding to a time slot for transmitting / receiving data to / from a base station is based on a frame start signal and a time slot number transmitted from the base station and a 13 MHz clock signal generated by itself. It is possible to realize an uplink traffic channel strobe signal generator for an assigned timeslot of a personal communication terminal intended to generate a signal.

Claims (1)

13MHz의 기준클록을 생성하는 클록발생수단과, 상기 기준클록과 프레임개시신호를 근거로 비트동기신호를 생성하는 비트동기신호 발생수단 및, 상기 비트동기신호와 기준클록을 근거로 타임슬롯동기신호를 생성하는 타임슬롯동기신호 발생수단을 구비하여 구성된 개인통신용 단말기에 있어서, 상기 타임슬롯동기신호를 계수하여 현재의 타임슬롯번호를 출력하는 타임슬롯번호 계수수단과, 데이터버스를 통해 입력되는 타임슬롯번호 데이터를 저장하는 래치수단, 상기 타임슬롯번호 계수수단에 의해 계수된 타임슬롯번호에 대하여 3을 가산하는 제1가산기와, 상기 계수수단에 의해 계수된 타임슬롯번호와 상기 제1가산기의 출력 데이터값을 비교하여 양 데이터값이 일치하는 경우에 제1신호를 출력하는 제1비교기, 상기 래치수단에 등록된 타임슬롯번호 데이터에 4를 가산하는 가산기, 상기 계수수단에 의해 계수된 타임슬롯번호와 상기 제2가산기의 출력 데이터값을 비교하여 양 데이터값이 일치하는 경우에 제2신호를 출력하는 제2비교기 및, 상기 제1신호를 프리셋신호로 하고 제2신호를 클리어신호르 하여 업링크타임슬롯 스트로브신호를 출력하는 D플립플롭을 구비하는 업링크 타임슬롯 스트로브신호 발생수단, 상기 타임슬롯번호 계수수단으로부터 출력되는 타임슬롯번호 데이터를 근거로 프레임동기신호를 출력하는 프레임동기신호 생성수단, 상기 프레임동기신호 생성수단으로부터 출력되는 프레임동기신호를 계수하여 프레임번호를 출력하는 프레임번호 계수수단, 상기 프레임번호 계수수단으로부터의 계수데이터가 12인지를 검출하는 제3비교기와 상기 계수데이터가 25인지를 검출하는 제4비교기를 구비하여 상기 13번째와 26번째를 제외한 프레임에 대응하는 스트로브신호를 발생하는 트래픽채널 스트로브신호 발생수단 및, 상기 업링크 타임슬롯 스트로브신호와 상기 트래픽채널 스트로브신호를 논리곱하여 할당된 타임슬롯에 대한 업링크 트래픽채널 스트로브신호를 생성하는 업링크 트래픽채널 스트로브신호 발생수단을 포함하여 구성된 것을 특징으로 하는 개인통신용 단말기의 할당된 타임슬롯에 대한 업링크 트래픽채널 스트로브신호 발생장치.Clock generation means for generating a 13 MHz reference clock, bit synchronization signal generation means for generating a bit synchronization signal based on the reference clock and the frame start signal, and a time slot synchronization signal based on the bit synchronization signal and the reference clock. A personal communication terminal comprising time slot synchronous signal generating means for generating, comprising: time slot number counting means for counting the time slot synchronous signal and outputting a current time slot number, and a time slot number input through a data bus; Latch means for storing data, a first adder for adding 3 to the timeslot number counted by said timeslot number counting means, a timeslot number counted by said counting means and an output data value of said first adder A first comparator for outputting a first signal when the two data values match with each other, and a timeslot number registered in the latch means. An adder for adding 4 to the call data, a second comparator for comparing the timeslot number counted by the counting means with the output data value of the second adder and outputting a second signal when both data values match; An uplink time slot strobe signal generating means having a D flip-flop for outputting an uplink time slot strobe signal by using the first signal as a preset signal and a second clear signal; Frame synchronous signal generating means for outputting a frame synchronous signal based on the timeslot number data, frame number counting means for counting the frame synchronous signal outputted from the frame synchronous signal generating means, and outputting a frame number from the frame number counting means; A third comparator which detects whether the coefficient data of 12 is 12 and a third comparator which detects whether the coefficient data is 25 A traffic channel strobe signal generating means for generating a strobe signal corresponding to the frames other than the thirteenth and twenty-sixth comparators, and an uplink time slot strobe signal and the timeslot assigned by the traffic channel strobe signal; And an uplink traffic channel strobe signal generating means for generating an uplink traffic channel strobe signal for the uplink traffic channel strobe signal generator for the assigned timeslot of the personal communication terminal.
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