KR0169766B1 - Frame number identification device for personal communication equipment - Google Patents
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Abstract
본 발명은 휴대용 전화기 등의 개인통신장치에 있어서 기지국으로부터 송신되어 온 프레임개시신호와 13MHz의 기준클록을 근거로 현재의 프레임번호(Frame Number)를 확인할 수 있도록 된 개인통신용 단말기의 프레임번호 확인장치에 관한 것으로서, 13MHz의 클록을 기준으로하여 각 데어터 비트를 48클록의 길이를 함과 더불어, 156.25비트로 하나의 타임슬롯을 구성하도록 된 개인통신 시스템에 있어서, 13MHz의 기준클록을 생성하는 클록발생수단과, 상기 기준클록과 프레임개시신호를 근거로 비트동기신호를 생성하는 비트동기신호 발생수단, 상기 비트동기신호와 기준클록을 근거로 타임슬롯동기신호를 생성하는 타임슬롯동기신호 발생수단, 상기 타임슬롯동기신호를 계수하여 현재의 타임슬롯번호를 출력하는 타임슬롯번호 계수수단, 이 타임슬롯번호 계수수단으로부터 출력되는 타임슬롯번호를 근거로 프레임동기신호를 생성하는 프레임동기신호 생성수단, 이 프레임동기신호 생성수단으로부터 출력되는 프레임동기신호를 계수하여 프레임번호를 출력하는 프레임번호 계수수단 및, 래치신호에 따라 상기 프레임번호 계수수단으로부터 출력되는 프레임번호를 래치함과 더불어 그 래치된 번호데이터를 출력하는 래치수단을 포함하여 구성된 것을 특징으로 한다.The present invention relates to a frame number confirmation device of a personal communication terminal which can identify a current frame number based on a frame start signal transmitted from a base station and a 13 MHz reference clock in a personal communication device such as a portable telephone. In a personal communication system configured to form a time slot of 156.25 bits, each data bit having a length of 48 clocks based on a 13 MHz clock, and a clock generating means for generating a 13 MHz reference clock. Bit synchronization signal generating means for generating a bit synchronization signal based on the reference clock and the frame start signal, time slot synchronization signal generating means for generating a time slot synchronization signal based on the bit synchronization signal and the reference clock, and the time slot A time slot number counting means for counting a synchronous signal and outputting a current time slot number; Frame synchronous signal generating means for generating a frame synchronous signal based on the time slot number output from the hand means, frame number counting means for counting the frame synchronous signal output from the frame synchronous signal generating means and outputting the frame number; And latching means for latching the frame number output from the frame number counting means in accordance with the signal and outputting the latched number data.
Description
제1도는 개인통신 시스템의 전반적인 구성을 나타낸 시스템구성도.1 is a system configuration diagram showing the overall configuration of a personal communication system.
제2도는 제1도에 나타낸 개인통신 시스템에 있어서의 송수신 데이터의 프레임구성을 나타낸 구성도.2 is a configuration diagram showing a frame structure of transmission / reception data in the personal communication system shown in FIG.
제3도는 본 발명의 1실시예에 따른 개인통신용 단말기의 프레임번호 확인장치의 구성을 나타낸 회로구성도.3 is a circuit diagram showing the configuration of a frame number confirmation apparatus for a personal communication terminal according to an embodiment of the present invention.
제4도는 제3도에 나타낸 장치의 동작을 설명하기 위한 타이밍챠트.4 is a timing chart for explaining the operation of the apparatus shown in FIG.
제5도는 제3도에 나타낸 장치의 동작을 설명하기 위한 타이밍챠트.5 is a timing chart for explaining the operation of the apparatus shown in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 단말기 2(21∼3n) : 기지국1: terminal 2 (2 1 to 3n): base station
3(31∼3n) : 기지국 제어기 4 : 교환기3 (3 1 to 3n): base station controller 4: switchboard
5 : 인증센터 30 : 비트동기신호 발생부5: authentication center 30: bit synchronization signal generator
40 : 타임슬롯 동기신호 발생부 41 : 156비트신호 발생부40: time slot synchronization signal generator 41: 156 bit signal generator
42 : 12클록 계수부 50 : 리셋트부42: 12 clock counting section 50: reset section
60 : 타임슬롯번호 계수부 70 : 프레임동기신호 생성부60: time slot number counting unit 70: frame synchronization signal generating unit
80 : 프레임번호 계수부80: frame number counting unit
AND1 ∼AND3 : 앤드게이트 C1∼C8 : 카운터AND1 to AND3: AND gates C1 to C8: counter
IV1 ∼IV17 : 인버터 LA1 : 래치회로IV1 to IV17: Inverter LA1: Latch Circuit
NAND1 ∼NAND4 : 낸드게이트NAND1-NAND4: NAND gate
본 발명은 휴대용 전화기 등의 개인통신장치에 관한 것으로, 특히 기지국으로부터 송신되어 온 프레임개시신호와 13MHz의 기준클록을 근거로 현재의 프레임번호(Frame Number)를 확인할 수 있도록 개인통신용 단말기의 프레임번호 확인장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a personal communication device such as a portable telephone. Particularly, the frame number of a personal communication terminal is checked so that the current frame number can be checked based on a frame start signal transmitted from a base station and a reference clock of 13 MHz. Relates to a device.
최근, 통신기술이 급속도로 발전되면서 개인이 임의의 장소에서 또는 한 장소에서 다른 장소로 이동하면서 다른 사람과 통신을 행할 수 있도록 된 개인통신시스템이 개발되어 일반화되고 있다.Recently, with the rapid development of communication technology, a personal communication system has been developed and generalized so that an individual can communicate with another person while moving from an arbitrary place or from one place to another.
이러한 개인통신 시스템은 크게 TDMA(Time Division Multiple Access) 방식과 CDMA(Code Division Multiple Access) 방식으로 분할되어 있는 바, 여기서 TDMA 방식은 시스템의 안정성과 기술의 완성도가 높다는 이유로 전세계적으로 폭넓게 사용되고 있다.The personal communication system is largely divided into a time division multiple access (TDMA) system and a code division multiple access (CDMA) system. The TDMA system is widely used worldwide because of the high stability of the system and completeness of technology.
제1도는 개인통신 시스템, 특히 TDMA 방식에 따른 개인통신 시스템의 구성을 개략적으로 나타낸 구성도로, 도면에서 참조번호 1은 개인이 휴대하게 되는 단말기이고, 2(21∼2n)는 다수의 단말기(1)와 각종 데이터를 송수신하여 단말기(1)에 대한 무선신호의 송수신과 통신프로토콜의 변환 및 암호화/복호화 등을 실행하는 기지국, 3(31∼3n)은 다수의 기지국(2 : 21∼2n)을 관리하면서 각 단말기(1)에 대한 통신채널의 할당제어와 핸드오버(Hand Over)결정 등의 기능을 수행하는 기지국 제어기, 4는 이 기지국 제어기(3)와 국선 또는 국설교환기와 이후에 설명할 인증센터(5)를 연결처리하는 교환기, 5는 각 단말기(1)에 대한 고유번호 등을 구비하여 임의의 단말기(1)에 대한 사용허가와 과금처리 등을 실행하는 인증센터이다.1 is a configuration diagram schematically showing the configuration of a personal communication system, in particular a TDMA system according to the TDMA scheme, in which reference numeral 1 denotes a terminal to be carried by an individual, and 2 (2 1 to 2n) denotes a plurality of terminals ( 1) A base station which transmits / receives various data to and from the wireless signal to the terminal 1 and performs communication protocol conversion, encryption / decryption, etc., and 3 (3 1 to 3n) are multiple base stations (2: 2 1 to 2n), the base station controller which performs functions such as allocation control and handover decision of the communication channel for each terminal 1, and the base station controller 3 and the trunk line or the local exchange are subsequently connected. An exchange that connects the authentication center 5 to be described, 5 is an authentication center that executes a license and charge processing for any terminal 1 by providing a unique number for each terminal 1 and the like.
상기 구성으로 된 개인통신 시스템에 있어서는 임의의 단말기(1)가 특정한 지역내에 있게 되면, 그 지역을 관할하는 기지국(2)은 해당 단말기(1)의 존재를 확인하여 이를 기지국 제어기(3)로 보고하게 되고, 기지국 제어기(3)는 그 단말기(1)의 등록상태를 인증센터(5)로부터 확인한 수 기지국(2)을 통해 통화에 필요한 암호코드 등을 할당함으로써 해당 단말기(1)를 사용가능상태로 설정함과 더불어, 다른 단말기(1)로부터의 호출등을 해당 단말기(1)로 연결시켜 주게 된다.In the personal communication system having the above configuration, when any terminal 1 is located in a specific area, the base station 2 having jurisdiction over the area confirms the existence of the terminal 1 and reports it to the base station controller 3. The base station controller 3 checks the registration status of the terminal 1 from the authentication center 5 and assigns an encryption code or the like necessary for the call through the base station 2 to make the terminal 1 usable. In addition, the call, etc. from the other terminal (1) is connected to the terminal (1).
그런데, 상기한 개인통신 시스템에 있어서는 상술한 바와 같이 기지국(2)과 단말기(1)가 무선통신을 통해 데이터를 송수신함으로써 개인에 대한 통화기능을 제공하도록 되어 있기 때문에 기지국(2)과 단말기(1)간의 데이터 송수신을 위해 그 송수신방법이나 송수신 데이터의 규격을 일치시킬 필요가 있게 된다. 이러한 점을 고려하여 일반적으로 TDMA 방식의 개인통신 시스템에 있어서는 GSM(Global System for Mobile communication) 규격에 따라 시스템을 구성하도록 되어 있다.In the above-described personal communication system, however, the base station 2 and the terminal 1 transmit and receive data through wireless communication, so that the base station 2 and the terminal 1 are provided. In order to transmit / receive data between them, it is necessary to match the transmission / reception method or the specification of the transmission / reception data. In consideration of this point, in general, in a TDMA type personal communication system, the system is configured according to the GSM (Global System for Mobile communication) standard.
상기 GSM 규격에 따르면, 상기 기지국 제어기(3)와 기지국(2)은 LAPD 프로토콜, 기지국(2)과 단말기(1)는 LAPDm 프로토콜에 따라 데이터의 송수신을 행하도록 되어 있다.According to the GSM standard, the base station controller 3 and the base station 2 transmit and receive data according to the LAPD protocol, and the base station 2 and the terminal 1 perform the LAPDm protocol.
또한, GSM 규격에 따르면 각 기지국(또는 단말기)은 데이터 송수신을 위한 4개의 무선캐리어를 구비하고 각 무선캐리어에 대해 8개의 타임슬롯(TS : Time Slot)을 구비하도록 되어 있으며, 각 타임슬롯은 156.25비트로 구성하도록 되어 있는바, 여기서 각 타임슬롯은 단말기의 제어데이터와 트래픽데이터 송신용으로서 기지국 제어기(3)에 의해 할당되게 된다.In addition, according to the GSM standard, each base station (or terminal) has four radio carriers for data transmission and reception, and eight time slots (TS) for each radio carrier, and each time slot is 156.25. In this case, each time slot is allocated by the base station controller 3 for transmission of control data and traffic data of the terminal.
또한, 기지국(2)과 단말기(1)는 13MHz의 클록을 기준으로 동작하여 상기 타임슬롯(TS)을 구성하는 각 비트는 48클록의 길이를 갖도록 함과 더불어, 제2도에 나타낸 바와 같이 상기 8개의 타임슬롯(TS)을 1프레임으로 하여, 제어데이터의 경우에는 51개의 프레임을 포함하는 51-멀티프레임, 트래픽 데이터(음성 및 데이터)의 경우에는 26개의 프레임을 포함하는 26-멀티프레임으로 구성하도록 되어 있다.In addition, the base station 2 and the terminal 1 operate on the basis of a 13 MHz clock so that each bit constituting the timeslot TS has a length of 48 clocks, and as shown in FIG. With eight timeslots TS as one frame, 51-multiframe includes 51 frames for control data and 26-multiframe includes 26 frames for traffic data (voice and data). It is supposed to constitute.
그리고, 상기 구성에서 기지국(2)은 각 단말기(1)에 데이터프레임의 개시순간을 나타내기 위한 프레임개시신호와 사용하게 될 타임슬롯 번호를 송출하게 되고, 각 단말기(1)는 상기 프레임개시신호를 근거로 기지국(2)과 데이터 송수신에 대한 동기를 일치시킨 후, 각 데이터프레임의 할당된 타임슬롯 구간을 통해 기지국(2)과 각종 데이터 송수신을 실행함으로써 사용자에게 통화기능을 제공하도록 되어 있다.In the above configuration, the base station 2 transmits to each terminal 1 a frame start signal for indicating the start time of the data frame and a time slot number to be used, and each terminal 1 transmits the frame start signal. After the synchronization with the base station 2 is synchronized with the base station 2 for data transmission and reception, various types of data transmission and reception are performed with the base station 2 through the assigned time slot period of each data frame to provide a call function to the user.
따라서, 상술한 개인통신 시스템에 있어서는 단말기(1)에서 기지국(2)으로부터 송출되는 프레임개시신호와 자체적으로 생성한 13MHz의 클록신호를 근거로 비트동기신호와 타임슬롯동기신호, 타임슬롯번호 데이터 프레임동기신호 및 프레임번호 데이터 등을 발생시켜 이를 근거로 기지국으로부터의 데이터수신과 기지국에 대한 데이터송신을 수행할 필요가 있게된다.Therefore, in the above-described personal communication system, the bit synchronization signal, the time slot synchronization signal, and the time slot number data frame are based on the frame start signal transmitted from the base station 2 by the terminal 1 and the 13 MHz clock signal generated by itself. It is necessary to generate a synchronization signal, frame number data, and the like, and to perform data reception from the base station and data transmission to the base station.
이에, 본 발명은 상기한 사정을 감안하여 창출된 것으로서, 기지국으로부터 송출되어 온 프레임개시신호와 자체적으로 생성한 13MHz의 기준클록을 이용하여 현재의 프레임번호를 확인할 수 있도록 된 개인통신용 단말기의 프레임번호 확인장치를 제공함에 그 목적이 있다.Accordingly, the present invention has been made in view of the above circumstances, and uses the frame start signal transmitted from the base station and a 13 MHz reference clock generated by itself to identify the current frame number. The purpose is to provide an identification device.
상기 목적을 실현하기 위한 본 발명에 따른 개인통신용 단말기의 프레임동기신호 발생장치는 13MHz의 클록을 기준으로 하여 각 데이터 비트를 48클록의 길이를 함과 더불어, 156.25비트로 하나의 타임슬롯을 구성하도록 된 개인통신 시스템에 있어서 13MHz의 기준 클록을 생성하는 클록발생수단과, 상기 기준클록과 프레임개시신호를 근거로 비트동기 신호를 생성하는 비트동기신호 발생수단, 상기 비트동기신호와 기준클록을 근거로 타임슬롯동기신호를 생성하는 타임슬롯동기신호 발생수단, 기 타임슬롯동기신호를 계수하여 현재의 타임슬롯번호를 출력하는 타임슬롯번호 계수수단, 이 타임슬롯번호 계수수단으로부터 출력되는 타임슬롯번호를 근거로 프레임동기신호를 생성하는 프레임동기신호 생성수단, 이 프레임동기신호 생성수단으로부터 출력되는 프레임동기신호를 계수하여 프레임번호를 출력하는 프레임번호 계수수단 및 래치신호에 따라 상기 프레임번호 계수수단으로부터 출력되는 프레임번호를 래치함과 더불어 그 래치된 번호데이터를 출력하는 래치수단을 포함하여 구성된 것을 특징으로 한다.The frame synchronization signal generator of a personal communication terminal according to the present invention for realizing the above object is configured to configure one time slot with 156.25 bits, while each data bit has a length of 48 clocks based on a 13 MHz clock. Clock generation means for generating a reference clock of 13 MHz in the personal communication system, bit synchronization signal generation means for generating a bit synchronization signal based on the reference clock and the frame start signal, and time based on the bit synchronization signal and the reference clock A time slot synchronous signal generating means for generating a slot synchronous signal, a time slot number counting means for counting the time slot synchronous signal, and outputting a current time slot number, based on the time slot number output from the time slot number counting means Frame synchronous signal generating means for generating a frame synchronous signal, which is output from the frame synchronous signal generating means Frame number counting means for counting a frame synchronous signal to output the frame number, and latching means for latching the frame number outputted from the frame number counting means in accordance with a latch signal and outputting the latched number data. It is characterized by.
또한, 본 발명은 상기 프레임동기신호 생성수단으로부터 출력되는 프레임동기신호를 계수하여 그 계수치가 26이 되면 상기 프레임번호 계수수단을 리셋트시키는 제 1 리셋트 수단을 추가로 포함하여 구성된 것을 특징으로 한다.Further, the present invention is characterized in that it further comprises a first reset means for counting the frame synchronous signal output from the frame synchronous signal generating means and reset the frame number counting means when the count value reaches 26. .
또한, 본 발명은 상기 프레임동기신호 생성수단으로부터 출력되는 프레임동기신호를 계수하여 그 계수치가 51이 되면 상기 프레임번호 계수수단을 리셋트시키는 제 2 리셋트 수단을 추가로 포함하여 구성된 것을 특징으로 한다.Further, the present invention is characterized in that it further comprises a second reset means for counting the frame synchronous signal output from the frame synchronous signal generating means and resetting the frame number counting means when the count value reaches 51. .
상기한 구성으로 된 본 발명에 의하면, 13MHz의 클록신호를 근거로 각 데이터비트에 대응하는 비트동기신호를 생성하고, 이 비트동기신호와 상기 클록신호를 이용하여 156.25비트의 구간을 갖는 타임슬롯 동기신호를 생성하게 된다.According to the present invention having the above-described configuration, a bit synchronization signal corresponding to each data bit is generated on the basis of a 13 MHz clock signal, and a time slot synchronization having a period of 156.25 bits using the bit synchronization signal and the clock signal is performed. Will generate a signal.
그리고, 상기 타임슬롯 동기신호의 계수치를 근거로 현재의 타임슬롯번호를 산정한 후 그 산정된 타임슬롯번호를 이용하여 프레임동기신호를 생성하고, 이어 이 프레임동기신호를 계수하여 프레임번호를 생성한 후 이를 래치수단을 통해 래치함으로써 필요할 때마다 현재의 프레임번호를 확인할 수 있도록 하게 된다.After calculating the current time slot number based on the count value of the time slot synchronization signal, the frame synchronization signal is generated using the calculated time slot number, and then the frame synchronization signal is counted to generate the frame number. After that, by latching it through the latch means, it is possible to check the current frame number whenever necessary.
이하, 도면을 참조하여 본 발명에 따른 실시예를 설명한다.Hereinafter, an embodiment according to the present invention will be described with reference to the drawings.
제3도는 본 발명의 1실시예에 따른 개인통신용 단말기의 프레임번호 확인장치를 나타낸 구성도이다.3 is a block diagram showing a frame number confirmation device of a personal communication terminal according to an embodiment of the present invention.
제3도에서 참조번호 30은 클록발생수단(도시되지 않음)으로부터 출력되는 13MHz의 기준클록을 계수하여 그 계수하여 그 계수치가 48이 되면 클록신호를 출력하는 비트동기신호 발생부로서, 이는 13MHz의 기준클록을 계수하는 4비트 출력의 제1 카운터(C1)와 이 제1카운터(C1)의 최상위비트 출력을 인가받아 이를 계수하는 4비트 출력의 제2 카운터(C2), 상기 제1 카운터(C1)DML 반전출력과 상기 제2 카운터(C2)의 제1 및 제2 출력을 인가받아 입력신호가 모두 하이레벨이 되면 로우레벨의 신호를 출력하는 낸드게이트(NAND1) 및 이 낸드게이트(NAND1)의 출력을 반전시켜 출력하는 인버터(IV5)를 포함하여 구성되어 있다.In Fig. 3, reference numeral 30 denotes a bit synchronous signal generator that counts a reference clock of 13 MHz output from a clock generating means (not shown) and outputs a clock signal when the count is 48. The first counter C1 of the 4-bit output that counts the reference clock, the second counter C2 of the 4-bit output that receives and counts the most significant bit output of the first counter C1, and the first counter C1. The NML gate NAND1 and the NAND gate NAND1 outputting a low level signal when the input signal becomes high level by receiving the DML inverted output and the first and second outputs of the second counter C2. The inverter IV5 which inverts an output and outputs it is comprised.
또한, 여기서 상기 낸드게이트(NAND1)의 출력은 이 비트동기신호 발생부(30)의 리셋트신호로서 하용되도록 되어 있다.In this case, the output of the NAND gate NAND1 is used as a reset signal of the bit synchronous signal generator 30.
즉, 상술한 바와 같이 GSM 규격에 따르면 단말기는 13MHz의 클록 신호에 동기되어 1비트가 48클록의 크기를 갖도록 되어 있는 바, 상기 비트동기신호 발생부(30)는 13MHz의 기준클록을 제1 및 제2 카운터(C1, C2)로 계수하고 그 계수치가 48이 되었을 때, 즉 제1 카운터(C1)의 출력이 0이고 제2 카운터(C2)의 출력이 11이 되어 제1 및 제2 카운터(C1, C2)의 출력이 전체로 0011 0000이 되었을 때 비트동기신호를 나타내는 클록신호를 출력하도록 된 것이다.That is, as described above, according to the GSM standard, the terminal is synchronized with a clock signal of 13 MHz so that one bit has a size of 48 clocks. The bit synchronization signal generator 30 may generate a reference clock of 13 MHz in the first and second clocks. When the counter counts to the second counters C1 and C2 and the count value reaches 48, that is, the output of the first counter C1 is 0 and the output of the second counter C2 is 11, so that the first and second counters ( When the outputs of C1 and C2 are 0011 0000 as a whole, a clock signal indicating a bit synchronization signal is output.
그리고, 상기 낸드게이트(NAND1)의 출력은 리셋트부(50)의 앤드게이트(AND1, AND2)를 통해 상기 제1 및 제2 카운터(C1, C2)의 클리어입력단(CLR)으로 인가됨으로써 그 제1 및 제2 카운터(C1, C2)를 레셋트시키게 된다.The output of the NAND gate NAND1 is applied to the clear input terminal CLR of the first and second counters C1 and C2 through the AND gates AND1 and AND2 of the reset unit 50. The first and second counters C1 and C2 are reset.
이어, 참조번호 40은 상기 비트동기신호 발생부(30)로부터 출력되는 비트동기신호와 13MHz의 기준클록을 근거로 타임슬롯 동기신호를 생성하는 타임슬롯 동기신호 발생부로서, 이는 상기 비트동기신호 발생부(30)에서 출력되는 비트동기신호를 계수하여 그 계수치가 156이 되면 클록신호를 출력하는 156비트 계수부(41)와, 상기 156비트 계수부(41)의 출력이 하이레벨로 되면, 상기 13MHz의 기준클록을 계수하여 그 계수치가 12가 될 때 타임슬롯 동기신호로서의 클록신호를 출력하는 12클록 계수부(42)를 포함하여 구성되어 있다.Next, reference numeral 40 denotes a time slot synchronization signal generator for generating a time slot synchronization signal based on the bit synchronization signal output from the bit synchronization signal generator 30 and a reference clock of 13 MHz, which generates the bit synchronization signal. When the bit synchronization signal output from the unit 30 is counted and the count value is 156, the 156 bit counter 41 outputs a clock signal, and when the output of the 156 bit counter 41 becomes high, And a 12 clock counting section 42 for counting a reference clock of 13 MHz and outputting a clock signal as a time slot synchronizing signal when the count value reaches 12.
여기서, 상기 156비트 계수부(41)는 상술한 비트동기신호 발생부(30)와 마찬가지로 비트동기신호를 계수하는 직렬접속의 제1 및 제2 4비트 출력 카운터(C3, C4)와, 이 제1 및 제2 카운터(C3, C4)의 출력이 전체로 1001 1100, 즉 156이 되면 그 출력레벨이 로우레벨이 되는 낸드게이트(NAND2) 및 이 낸드게이트(NAND2)의 출력을 반전시켜서 출력하는 인버터(IV10)를 포함하여 구성되어 있다.Here, the 156 bit counter 41 is similar to the bit sync signal generator 30 described above, and the first and second four bit output counters C3 and C4 of the serial connection for counting the bit sync signal, and When the outputs of the first and second counters C3 and C4 become 1001 1100, that is, 156 as a whole, the inverter that inverts the outputs of the NAND gate NAND2 and the NAND gate NAND2 whose output level is low It consists of (IV10).
또한, 상기 12클록 계수부(42)는 상기 156비트 계수부(41)의 출력과 상기 13MHz의 기준클록을 논리곱하는 앤드게이트(AND1)와 이 앤드게이트(AND1)로부터 출력되는 클록신호를 계수하는 4비트 출력 카운터(C5), 이 카운터(C5)의 출력이 1100, 즉 12가 되면 로우레벨의 신호를 출력하는 낸드게이트(NAND3) 및 이 낸드게이트(NAND3)의 출력을 반전시켜서 출력하는 인버터(IV13)를 포함하여 구성되어 있다. 또한 여기서 상기 낸드게이트(NAND3)의 출력은 상기 카운터(C5)와 상기 156비트계수부(41)를 구성하는 제1 및 제2 카운터(C3, C4)의 클리어 신호로서 사용되도록 되어 있다.The 12 clock counting unit 42 counts an AND gate AND1 that logically multiplies the output of the 156 bit counting unit 41 with the reference clock of 13 MHz, and counts a clock signal outputted from the AND gate AND1. When the output of the 4-bit output counter C5, the counter C5 becomes 1100, that is, 12, the NAND gate NAND3 for outputting the low level signal and the inverter for inverting the output of the NAND gate NAND3 ( IV13). The output of the NAND gate NAND3 is used as a clear signal of the first and second counters C3 and C4 constituting the counter C5 and the 156 bit count unit 41.
그리고, 참조번호 50은 리셋트부로서, 이는 상기 비트동기신호 발생부(30)의 낸드게이트(NAND1) 출력과 상기 12클록 계수부(42)의 낸드게이트(NAND3)의 출력을 논리곱하는 제1 앤드게이트(AND2)와, 이 제1 앤드게이트(AND2)의 출력과 프레임개시신호를 논리곱하는 제2 앤드게이트(AND3)를 포함하여 구성되고, 이 제2 앤드게이트(AND3)의 출력은 상기 비트동기신호 발생부(30)를 구성하는 제1 및 제2 카운터(C1, C2)의 클리어 신호로서 입력되도록 되어 있다.Reference numeral 50 denotes a reset unit, which is a first logical AND product of the NAND gate output of the bit synchronization signal generator 30 and the NAND gate output of the 12 clock counter 42. And an AND gate AND2, and a second AND gate AND3 for ANDing the output of the first AND gate AND2 and the frame start signal, and the output of the second AND gate AND3 is the bit. It is input as a clear signal of the first and second counters C1 and C2 constituting the synchronization signal generator 30.
한편, 제3도에서 참조번호 60은 상기 타임슬롯동기신호 발생부(40)에서 출력되는 타임슬롯동기신호를 계수하여 타임슬롯번호를 생성하는 타임슬롯번호 생성부로서, 이는 상기 타임슬롯동기신호 발생부(40)에서 출력되는 클록신호를 계수하는 카운터(C6)를 구비하여 구성되어 있다.In FIG. 3, reference numeral 60 denotes a time slot number generator for generating a time slot number by counting the time slot synchronous signal output from the time slot synchronous signal generator 40, which generates the time slot synchronous signal. The counter 40 is provided with a counter C6 for counting the clock signal output from the unit 40.
그리고, 이 카운터(C6)는 최상위비트 출력단(QA4)DML 출력값이 인버터(IV14)를 통해 그 클리어 입력단(CLR)으로 인가되게 됨으로써 0에서 7까지(0∼111)의 타임슬롯번호를 계수한 후, 그 계수치가 8이 될 때, 즉 출력단(QA4∼QA1)이 1000이 될 때 클리어되어 다시 계수동작을 실행하도록 되어 있다.The counter C6 counts the timeslot numbers from 0 to 7 (0 to 111) by applying the most significant bit output stage QA4 DML output value to the clear input stage CLR through the inverter IV14. When the count value reaches 8, that is, when the output terminals QA4 to QA1 reach 1000, the counting operation is cleared again.
또한, 참조부호 70은 상기 타임슬롯번호 생성수단(60)으로부터의 출력값이 8이 될 때마다 클록신호를 출력하는 프레임동기신호 생성부로서, 이는 상기 타임슬롯번호 생성부(60)에 갖추어진 카운터(C6)의 하위 3비트 출력(QA1 ∼QA3)에 각각 접속된 인버터(IV15 ∼ IV17)와, 이 인버터 (IV15 ∼IV17)의 출력값과 상기 카운터(C6)의 출력단(QA4)으로부터 출력되는 출력값을 입력으로 하는 낸드게이트(NAND4) 및, 이 낸드게이트(NAND4)의 출력값을 반전시켜 출력하는 인버터(IV18)를 구비하여 구성되어 있다.Further, reference numeral 70 denotes a frame synchronous signal generator for outputting a clock signal whenever the output value from the timeslot number generator 60 becomes 8, which is a counter provided in the timeslot number generator 60. Inverters IV15 to IV17 connected to the lower 3 bit outputs QA1 to QA3 of (C6), output values of the inverters IV15 to IV17, and output values output from the output terminal QA4 of the counter C6, respectively. A NAND gate NAND4 serving as an input and an inverter IV18 for inverting and outputting the output value of the NAND gate NAND4 are configured.
즉, 상기 프레임동동기신호 생성부(70)는 상기 타임슬롯번호 생성부(60)로부터 1000, 즉 8이 입력될 때마다 소정의 펄스폭을 갖는 클록신호를 출력하게 된다. 또한, 이때 상기 펄스폭은 상기 타임슬롯번호 생성부(60)의 인버터(IV14)에 의한 신호지연시간에 의해 설정되게 된다.That is, the frame synchronous signal generator 70 outputs a clock signal having a predetermined pulse width whenever 1000, that is, 8 is input from the time slot number generator 60. In addition, at this time, the pulse width is set by the signal delay time by the inverter IV14 of the time slot number generator 60.
한편, 제3도에서 참조번호 80은 상기 프레임동기신호 생성부(40)에서 출력되는 프레임동기신호를 계수하여 프레임번호를 생성하는 프레임번호 생성부로서, 이는 상기 프레임동기신호 생성부(70)DPTJ 출력되는 클록신호를 계수하는 직렬접속의 카운터(C7, C8)를 구비하여 구성되어 있다.In FIG. 3, reference numeral 80 denotes a frame number generation unit for generating a frame number by counting the frame synchronization signal output from the frame synchronization signal generation unit 40, which is the frame synchronization signal generation unit 70 DPTJ. It is comprised by the counter (C7, C8) of the serial connection which counts the clock signal output.
그리고, 상기 카운터(C7, C8)는 본 장치가 적용되는 데이터 프레임의 종류에 따라 각각 다른 방식으로 클리어되도록 구성된다. 즉, 상술한바와 같이 GSM 규격에 따르면 트래픽 데이터의 경우에는 26프레임의 멀티프레임으로 구성되고 제어 데이터의 경우에는 51프레임의 멀티프레임으로 구성되는 바, 상기 카운터(C7, C8)는 그 적용되는 데이터 프레임의 종류에 따라 각각 다른 타이밍에서 클리어 되게 된다. 또한, 이와 같이 상기 카운터(C7, C8)를 클리어시키기 위한 클리어신호(CLR)는 상기 프레임동기신호 생성부(70)에서 출력되는 프레임동기신호를 계수하여 그 계수치가 26 또는 51이 될 때 로우레벨의 신호를 출력하는 카운터를 구성함으써 용이하게 생성할 수 있게 된다.The counters C7 and C8 are configured to be cleared in different ways depending on the type of data frame to which the apparatus is applied. That is, as described above, according to the GSM standard, the traffic data is composed of 26 frames of multiframes and the control data of 51 frames. The counters C7 and C8 are applicable data. Depending on the type of frame, they are cleared at different timings. In addition, the clear signal CLR for clearing the counters C7 and C8 counts the frame synchronous signal output from the frame synchronous signal generation unit 70, and the low level when the count value becomes 26 or 51. By constructing a counter that outputs a signal, it can be easily generated.
또한, 제3도에서 참조부호 LA1은 도시되지 않은 마이크로 프로세서로부터의 독출제어신호(I/O RD)에 따라 상기 프레임번호 계수부(80)로부터 출력되는 프레임번호 데이터를 래치함과 더불어 그 래치된 데이터를 데이터버스(35)를 통해 출력하는 래치회로이다.In addition, in FIG. 3, reference numeral LA1 latches frame number data output from the frame number counting unit 80 in accordance with a read control signal (I / O RD) from a microprocessor (not shown). The latch circuit outputs the data via the data bus 35.
이어, 상기한 구성으로 된 장치의 동작을 제4도 및 제5도에 나타낸 타이밍챠트를 이용하여 보다 구체적으로 설명한다.Next, the operation of the apparatus having the above-described configuration will be described in more detail using the timing charts shown in FIG. 4 and FIG.
제4도에 나타낸 바와 같이 개인통신 시스템에 있어서는 1개의 타임슬롯이 156.25비트로 구성되고, 각 비트는 13MHz의 클록을 기준으로 할 때 48개의 클록기간을 갖게 된다.As shown in FIG. 4, in a personal communication system, one time slot is composed of 156.25 bits, and each bit has 48 clock periods based on a 13 MHz clock.
따라서, 제3도에 나타낸 장치에 있어서는 우선 13MHz의 클록을 48개 계수하여 각 비트에 따른 동기신호를 생성하고, 이 동기신호를 156개 계수한 후 추가적으로 12개의 기준클록을 계수함으로써 타임슬롯 동기신호를 생성하게 된다.Therefore, in the apparatus shown in FIG. 3, 48 clocks of 13 MHz are first generated to generate a synchronization signal according to each bit, 156 of these synchronization signals are counted, and then an additional 12 reference clocks are counted to generate a time slot synchronization signal. Will generate
그리고, 상기 타임슬롯동기신호를 계수하여 현재의 타임슬롯번호를 생성한 후 그 타임슬롯번호가 8이 될 때마다, 8개의 타임슬롯으로 구성되는 데이터 프레임에 대한 동기신호를 출력하게 되고, 이 프레임동기신호를 계수하여 프레임번호를 생성한 후 이를 래치회로(LA1)를 통해 래치시켜 출력할 수 있게 된다.After generating the current timeslot number by counting the timeslot synchronization signal, whenever the timeslot number is 8, a synchronization signal for a data frame consisting of eight timeslots is outputted. The frame number is generated by counting the synchronization signal, and then latched through the latch circuit LA1 to output the frame number.
즉, 제4도 (b)에 나타낸 바와 같이 프레임개시신호가 로우레벨로 강하되어 비트동기신호 발생부(30)의 제1 및 제2 카운터(C1, C2)가 클리어된 후, 그 프레임개시신호가 다시 하이레벨로 상승하게 되면, 비트동기신호 발생부(30)의 제1 및 제2 카운터(C1, C2)가 계수동작을 실행하면서 그게 따른 계수치를 그 출력단 (QA1 ∼QA4, QB1∼QB4)을 통해 출력하게 된다.That is, as shown in FIG. 4 (b), after the frame start signal drops to a low level and the first and second counters C1 and C2 of the bit synchronization signal generator 30 are cleared, the frame start signal Is raised to the high level again, the first and second counters C1 and C2 of the bit synchronization signal generator 30 perform the counting operation, and the counter values corresponding thereto are output stages QA1 to QA4 and QB1 to QB4. Will output via
그리고, 이때 상기 제1 카운터(C1)의 출력단(QA∼QA4)은 인버터(IV1∼IV4)를 통해서, 제2 카운터(C2)의 출력단(QB1, QB2)은 직접적으로 낸드게이트(NAND1)에 결합되어 있는 바, 이에 따라 상기 낸드게이트(NAND1)는 상기 제1 카운터(C1)의 출력 (QA1∼QA4)이 모두 0이고 제2카운터(C2)의 출력(QB1,QB2)이 11일 때, 즉 제1 및 제2 카운터(C1, C2)에 의한 출력값(QB4, QB3, QB2, QB1, QA4, QA3, QA2, QA1)이 0011 0000, 즉 48이 될 때 로우레벨의 신호를 출력하게 된다.At this time, the output terminals QA to QA4 of the first counter C1 are connected to the NAND gate NAND1 directly through the inverters IV1 to IV4, and the output terminals QB1 and QB2 of the second counter C2 are directly connected. Accordingly, the NAND gate NAND1 is configured when the outputs QA1 to QA4 of the first counter C1 are all 0 and the outputs QB1 and QB2 of the second counter C2 are 11. When the output values QB4, QB3, QB2, QB1, QA4, QA3, QA2 and QA1 by the first and second counters C1 and C2 become 0011 0000, that is, 48, the low level signal is output.
또한, 상기 낸드게이트(NAND1)의 출력은 리셋트부(50)의 제1 및 제2 앤드게이트(AND2, AND3)을 통해서 상기 제1 및 제2 카운터(C1, C2)의 클리어 입력단(CLR)으로 인가되어 그 제1 및 제2 카운터(C1, C2)를 리셋트시킴과 더불어 인버터(IV5)를 통해서 출력되게 되는 바, 이에 따라 상기 비트동기신호 발생부(30)에서는 제4도 (C)에 나타낸 바와 같은 각 비트신호에 대응된 비트동기신호가 출력되게 된다.In addition, the output of the NAND gate NAND1 is clear input terminal CLR of the first and second counters C1 and C2 through the first and second AND gates AND2 and AND3 of the reset unit 50. It is applied to reset the first and second counters (C1, C2) and is output through the inverter IV5, accordingly, the bit synchronization signal generator 30 in FIG. The bit synchronization signal corresponding to each bit signal as shown in FIG.
한편, 상기 비트동기신호 발생부(30)에서 출력되는 클록신호는 타임슬롯동기신호 발생부(40)의 156비트 계수부(41)에 의해 계수되게 되는 바, 이 156비트 계수부(41)는 상술한 비트동기신호 발생부(30)와 마찬가지로 입력되는 클록신호를 직렬접속된 제1 및 제2 카운터(C3, C4)를 이용하여 계수하여 된다.On the other hand, the clock signal output from the bit sync signal generator 30 is counted by the 156 bit counter 41 of the time slot sync signal generator 40, and the 156 bit counter 41 Similar to the bit sync signal generator 30 described above, the input clock signal is counted using the first and second counters C3 and C4 connected in series.
그리고, 상기 제1 및 제2 계수부(C3, C4)의 출력단 (QA1, QA2, QB2, QB3)이 인버터(IV6∼IV9)를 통해서 낸드게이트(NAND2)에 결합되어 있는 바, 이에 따라 상기 낸드게이트(NAND2)는 상기 제1 및 제2 카운터(C3, C4)의 출력(QB4∼QB1, QA4∼QA1)이 1001 1100, 즉 156이 될 때 로우레벨로 되게 된다.The output terminals QA1, QA2, QB2 and QB3 of the first and second counters C3 and C4 are coupled to the NAND gate NAND2 through the inverters IV6 to IV9. The gate NAND2 is at a low level when the outputs QB4 to QB1 and QA4 to QA1 of the first and second counters C3 and C4 become 1001 1100, that is, 156.
즉, 상기 156비트 계수부(41)는 제4도 (D)에 나타낸 바와 같이 비트 동기신호가 156회 입력될 때 하이레벨의 신호를 출력하게 된다.That is, the 156 bit counter 41 outputs a high level signal when the bit synchronization signal is input 156 times as shown in FIG.
이어, 12클록 계수부(42)는 상기 156비트 계수부(41)로부터의 출력이 하이레벨이 되면, 앤드게이트(AND1)를 통해 입력되는 13MHz의 클록신호가 카운터(C5)에 인가되어 계수되게 되고, 상술한 동작과 마찬가지로 이 카운터(C5)의 계수치가 12, 즉 그 출력(QA4∼QA1)이 1100이 되면 낸드게이트(NAND3)의 출력이 로우레벨이 되게 됨으로써 인버터(IV13)로부터는 제4도 (e)에 나타낸 바와 같이 타임슬롯의 구간에 대응하는 동기신호가 출력되게 된다.Subsequently, when the output from the 156 bit counter 41 becomes high level, the 12 clock counter 42 causes a 13 MHz clock signal input through the AND gate AND1 to be applied to the counter C5 to count. Similarly to the above-described operation, when the count value of this counter C5 becomes 12, that is, the outputs QA4 to QA1 become 1100, the output of the NAND gate NAND3 becomes low level. As shown in Fig. (E), the synchronization signal corresponding to the time slot section is output.
그리고, 상기 낸드게이트(NAND3)의 로우레벨 출력은 상기 리셋트(50)의 제1 및 제2 앤드게이트(AND2, AND3)를 통해 비트동기신호 발생부(30)로 인가되어 그 제1 및 제2 카운터 (C1, C2)를 클리어시킴과 더불어 156비트 계수부(41)의 제1 및 제2 카운터(C3, C4)와 12클록 계수부(42)의 카운터(C5)를 클리어시킴으로써 장치 전체를 초기화시키게 된다.In addition, the low level output of the NAND gate NAND3 is applied to the bit synchronization signal generator 30 through the first and second AND gates AND2 and AND3 of the reset 50, and thus the first and second outputs. In addition to clearing the two counters C1 and C2, the entire device is cleared by clearing the first and second counters C3 and C4 of the 156 bit counter 41 and the counter C5 of the 12 clock counter 42. Will be initialized.
즉, 상기 비트동기신호 발생부(30)와 타임슬롯동기신호 발생부(40)는 상술한 동작을 반복적으로 실행하여 지속적으로 타임슬롯에 대응하는 동기신호를 생성하여 출력하게 된다. 따라서, 상기 타임슬롯동기 신호 발생부(40)에서는 제5도 (b)에 나타낸 바와 같이 각 타임슬롯에 대응하는 동기신호가 출력되게 된다.That is, the bit sync signal generator 30 and the time slot sync signal generator 40 repeatedly execute the above-described operation to continuously generate and output a sync signal corresponding to the time slot. Accordingly, the time slot synchronization signal generator 40 outputs a synchronization signal corresponding to each time slot as shown in FIG.
한편, 타임슬롯번호 생성부(60)는 카운터(C6)가 상기 타임슬롯동기 신호 발생부(40)에서 출력되는 타임슬롯동기 신호를 계수하여 타임슬롯번호 데이터를 출력하게 되는 바, 이때 카운터(C6)는 최상위 출력단(QA4)의 출력신호가 클리어신호로서 사용되도록 되어 있기 때문에 1부터 7까지(TS1∼TS7)의 타임슬롯번호, 즉 001∼111의 타임슬롯번호를 출력한 후 출력(QA4, QA3, QA2, QA1)이 1000이 될 때 클리어되어 0, 즉 TS0의 타임슬롯번호를 출력하게 된다.Meanwhile, the timeslot number generator 60 counts the timeslot synchronization signal output from the timeslot synchronous signal generator 40 to output the timeslot number data, and at this time, the counter C6. ) Outputs the time slot number of 1 to 7 (TS1 to TS7), that is, the time slot number of 001 to 111, so that the output signal of the highest output terminal QA4 is used as a clear signal. , QA2, QA1) is cleared to 1000, and outputs a time slot number of 0, that is, TS0.
그리고, 프레임동기신호 생성부(70)는 상기 타임슬롯번호 생성부(60)의 카운터(C6)의 출력이 1000, 즉 8이 될 때 낸드게이트(NAND4)의 출력이 로우레벨로 되면서 인버터(IV18)의 출력이 하이레벨로 되고, 이어 상기 인버터(IV14)에 의해 카운터(C6)가 클리어되어 카운터(C6)의 출력이 0이 되면, 인버터(IV18)의 출력이 다시 로우레벨로 됨으로써, 프레임동기신호 생성부(70)로부터는 제5도 (c)에 나타낸 바와 같이 데이터 프레임에 대응되는 동기신호가 출력되게 된다.When the output of the counter C6 of the timeslot number generation unit 60 becomes 1000, that is, the frame synchronous signal generator 70 becomes low level, the output of the NAND gate NAND4 becomes low level. ), The output of the inverter IV18 goes back to the low level when the counter C6 is cleared by the inverter IV14 and the output of the counter C6 becomes zero. As shown in FIG. 5C, the signal generator 70 outputs a synchronization signal corresponding to the data frame.
이어, 상기 프레임동기신호 생성부(70)에서 출력되는 프레임동기신호는 프레임번호 계수부(80)에서 계수되고, 그 계수치가 카운터(C7, C8)의 출력단(QB4∼QB1, QA4∼QA1)을 통해 출력되어 래치회로(LA1)의 데이터 입력단(2A4∼2A1, 1A4∼1A1)에 결합되게 된다.Subsequently, the frame synchronizing signal output from the frame synchronizing signal generating unit 70 is counted by the frame number counting unit 80, and the count value thereof outputs the output terminals QB4 to QB1 and QA4 to QA1 of the counters C7 and C8. It is output through and coupled to the data input terminals 2A4 to 2A1 and 1A4 to 1A1 of the latch circuit LA1.
따라서, 외부 장치, 예컨대 마이크로 프로세서가 상기 래치회로(LA1)로 독출제어신호(I/O RD)를 출력한 후 그 데이터버스(35)를 통해 프레임번호를 확인할 수 있게 된다.Therefore, an external device such as a microprocessor outputs the read control signal I / O RD to the latch circuit LA1 and checks the frame number through the data bus 35.
즉, 상기 실시예에 의하면, 우선 13MHz의 기준클록을 근거로 데이터비트에 대응하는 비트동기신호를 생성하고, 이 비트동기신호와 기준클록을 이용하여 156.25비트의 구간을 갖는 타임슬롯 동기신호를 생성하게된다.That is, according to the above embodiment, first, a bit synchronization signal corresponding to a data bit is generated on the basis of a 13 MHz reference clock, and a time slot synchronization signal having a period of 156.25 bits is generated using the bit synchronization signal and the reference clock. Will be done.
그리고, 상기 타임슬롯 동기신호의 계수치를 근거로 현재의 타임슬롯번호를 산정한 산정된 타임슬롯번호를 이용하여 프레임동기신호를 생성하고, 이어 이 프레임동기신호를 계수하여 프레임번호를 생성한 후 이를 래치수단을 통해 래치함으로써 필요할 때마다 현재의 프레임번호를 확인할 수 있게 된다.The frame synchronization signal is generated using the calculated time slot number based on the current time slot number based on the count value of the time slot synchronization signal, and then the frame synchronization signal is counted to generate a frame number. By latching through the latch means, the current frame number can be checked whenever necessary.
또한, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.In addition, this invention is not limited to the said Example, It can implement in a various deformation | transformation in the range which does not deviate from the technical summary of this invention.
이상 설명한 바와 같이 본 발명에 의하면, 기지국으로부터 송출되는 프레임개시신호 및 자체적으로 발생시킨 13MHz의 클록신호를 근거로 데이터 프레임에 대한 현재의 프레임번호를 확인할 수 있도록 된 개인통신용 단말기의 프레임번호 확인장치를 실현할 수 있게 된다.As described above, according to the present invention, a frame number confirmation apparatus of a personal communication terminal capable of identifying a current frame number for a data frame based on a frame start signal transmitted from a base station and a 13 MHz clock signal generated by itself is provided. It can be realized.
Claims (3)
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KR1019950059551A KR0169766B1 (en) | 1995-12-27 | 1995-12-27 | Frame number identification device for personal communication equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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KR1019950059551A KR0169766B1 (en) | 1995-12-27 | 1995-12-27 | Frame number identification device for personal communication equipment |
Publications (2)
Publication Number | Publication Date |
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KR970055927A KR970055927A (en) | 1997-07-31 |
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Family Applications (1)
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KR1019950059551A KR0169766B1 (en) | 1995-12-27 | 1995-12-27 | Frame number identification device for personal communication equipment |
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- 1995-12-27 KR KR1019950059551A patent/KR0169766B1/en not_active IP Right Cessation
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KR970055927A (en) | 1997-07-31 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |