Claims (4)
입력 클럭의 위상을 동기시켜 기준이 되는 다중 프레임 펄스를 생성하는 기준 다중 프레임 펄스 발생수단과, 시스템 클럭으로 동작 유니트와 대기 유니트의 다중 프레임 펄스를 생성하는 시스템 다중 프레임 펄스 발생수단과, 상기 기준 다중프레임 펄스 발생수단에서 얻어지는 기준이 되는 다중 프레임 펄스로 동작 유니트와 대기 유니트의 클럭 위상을 동기시키는 기준 클럭 위상 동기수단과, 상기 시스템 다중 프레임 펄스 발생수단에서 얻어지는 시스템 다중 프레임 펄스에 따라동작 유니트와 대기 유니트의 다중 프레임 펄스를 동기시키는 다중 프레임 펄스 위상 동기수단으로 구성된 것을 특징으로하는 디지탈 위상동기루프에서 프레임 펄스 및 클럭 동기 제어장치.Reference multi-frame pulse generating means for generating a multi-frame pulse as a reference by synchronizing the phase of the input clock, system multi-frame pulse generating means for generating multiple frame pulses of the operation unit and the standby unit with the system clock; A reference clock phase synchronizing means for synchronizing the clock phases of the operation unit and the standby unit with the multiple frame pulses obtained as a reference obtained by the frame pulse generating means, and the operation unit and the standby according to the system multiframe pulses obtained from the system multiframe pulse generating means. A frame pulse and clock synchronizing control apparatus in a digital phase synchronizing loop, characterized by comprising multiple frame pulse phase synchronizing means for synchronizing multiple frame pulses of a unit.
제1항에 있어서, 상기 기준 다중 프레임 펄스 발생수단은 마이크로 프로세서로부터 출력되는 디코딩된 기준 어드레스(ADDR REF)와 피이드백 되는 신호(D1)를 논리곱하는 제1앤드 게이트(11)와, 상기 마이크로 프로세서로부터 얻어지는 데이타(DATA)와 상기 디코딩된 기준 어드레스(ADDR REF)와를 논리곱하는 제2앤드 게이트(12)와, 상기 제1 및 제2앤드 게이트(11)(12)의 출력을 논리합하는 오아 게이트(13)와, 상기 오아게이트(13)의 출력신호를 기록 인에이블 신호에 동기시켜출력하는 제1플립플롭(14)과, 상기 제1플립플롭(14)의 출력과 동작 유니트의 다중 프레임 펄스(WMFP)와를 논리곱하는 제3앤드 게이트(14)와, 상기 제3앤드 게이트(14)의 출력신호를 기준클럭(REFCLK)에 동기시켜 출력하는 제2플립플롭(16)과,상기 제2플립플롭(16)의 출력신호를 상기 기준클럭에 동기시켜 출력하는 제3플립플롭(17)과, 상기 제3플립플롭(17)의 출력신호를 위상 반전시키는 인버터(19a)와, 상기 제2플립플롭(16)의 출력 신호와 인버터(19a)의 출력신호와를 논리곱하는제4앤드 게이트(19a)와, 상기 제4앤드 게이트(19a)에서 출력신호를 기준클럭(REFCLK)에 동기시켜 기준이 되는 다중 프레임 펄스(MFPBIT REF)로 출력시키는 제4플립플롭(18)으로 구성되는 것을 특징으로 하는 디지탈 위상동기루프에서 프레임펄스 및 클럭 동기 제어장치.The microprocessor of claim 1, wherein the reference multi-frame pulse generating means comprises: a first end gate (11) for ANDing the decoded reference address (ADDR REF) output from the microprocessor and the signal (D1) fed back; A second end gate 12 that ANDs the data DATA obtained from the data and the decoded reference address ADDR REF, and an OR gate which ORs the outputs of the first and second end gates 11 and 12. 13), a first flip-flop 14 for outputting the output signal of the oragate 13 in synchronization with a write enable signal, an output of the first flip-flop 14, and a multi-frame pulse of the operation unit ( A third end gate 14 logically multiplied by WMFP), a second flip flop 16 outputting the output signal of the third end gate 14 in synchronization with a reference clock REFCLK, and the second flip flop The output signal of (16) is synchronized with the reference clock The third flip-flop 17, the inverter 19a for inverting the output signal of the third flip-flop 17, the output signal of the second flip-flop 16, and the output of the inverter 19a. A fourth end gate 19a that logically multiplies the signal and a fourth flip which outputs the output signal as a reference multi-frame pulse MFPBIT REF in synchronization with the reference clock REFCLK at the fourth end gate 19a. Frame pulse and clock synchronization control device in a digital phase locked loop, characterized in that it comprises a flop (18).
제1항에 있어서, 상기 시스템 다중 펄스 발생수단은 마이크로 프로세서에서 출력되는 시스템 어드레스와 시스템다중 프레임 펄스 인에이블 신호(SYSMFPEN)와를 논리곱하는 제1앤드 게이트(21)와, 상기 시스템 어드레스와 마이크로 프로세서에서 출력되는 데이타(DATA)와를 논리곱하는 제2앤드 게이트(22)와, 상기 제1앤드 게이트(21) 및 제2앤드 게이트(22)의 각 출력 신호를 논리합하는 오아 게이트(23)와, 상기 오아 게이트(23)의 출력신호를 기록 인에이블신호(WRITEEN)로 동기시켜 시스템 다중 프레임 펄스 인에이블 신호로 출력시키는 제1플립플롭(24)과, 상기 제1플립플롭(24)의 출력신호와 동작 유니트에서 얻어지는 다중 프레임 펄스(WMFP)와를 논리곱하는 제3앤드 게이트(25)와, 상기 제3앤드 게이트(25)의출력신호에 따라 클럭단(C)으로 입력되는 50MHZ 클럭(CLK50M)을 분주하여 출력시키는 분주기(26)와, 상기 분주기(26)의출력신호를 선택적으로 논리곱하는 제4앤드 게이트(28)와, 제4앤드 게이트(28)의 출력신호를 상기 50MHZ 클럭에 동기시켜시스템 다중 프레임 펄스(MFPBIT SYS)로 출력시키는 제2플립플롭(29)으로 구성된 것을 특징으로 하는 디지탈 위상동기루프에서 프레임 펄스 및 클럭 동기 제어 장치.2. The system of claim 1, wherein the system multi-pulse generating means comprises: a first end gate (21) which ANDs the system address output from the microprocessor and the system multi-frame pulse enable signal (SYSMFPEN); A second end gate 22 logically multiplying the output data DATA, an OR gate 23 for ORing each output signal of the first end gate 21 and the second end gate 22, and the OR A first flip-flop 24 for synchronizing the output signal of the gate 23 with the write enable signal WRITEEN and outputting it as a system multi-frame pulse enable signal; and an output signal and operation of the first flip-flop 24 A third end gate 25 logically multiplied by the multiple frame pulses WMFP obtained from the unit, and a 50 MHZ clock CLK50M input to the clock terminal C according to the output signal of the third end gate 25. A divider 26 for outputting and outputting, a fourth end gate 28 for selectively ANDing the output signal of the divider 26, and an output signal of the fourth end gate 28 in synchronization with the 50 MHz clock. And a second flip-flop (29) for outputting the system multiple frame pulses (MFPBIT SYS).
제1항에 있어서, 상기 기준 클럭 위상 동기수단은 입력되는 기준 클럭을 16분주하여 출력시키는 제1카운터(31)와, 상기제1카운터(31)에서 출력되는 캐리어 신호(TC)에 따라 상기 기준 클럭을 16분주하는 제2카운터(32)와, 상기 제2카운터(32)에서 출력되는 캐리어 신호(TC)와 기준이 되는 다중 프레임 펄스(MFPBIT-REF)와를 노아링하고, 그 결과신호를 상기 제1카운터(31)의 펄스 인에이블 신호(PE)로 인가하는 노아 게이트(33)와, 상기 제2카운터(32)의 출력 신호를 클럭으로 입력받고 인버터(35)를 통해 피이드백되는 동기 클럭(4KCLK)을 동기시켜 시스템 클럭과 동작 유니트의 클럭이 동기화된 동기클럭(4KCLK)을 출력하는 플립플롭(34)으로 구성된 것을 특징으로 하는 디지탈 위상동기루프에서 프레임 펄스 및 클럭 동기제어장치.2. The reference clock phase synchronizing means according to claim 1, wherein the reference clock phase synchronizing means divides the input reference clock by 16 divisions and outputs the first counter 31 and the carrier signal TC output from the first counter 31. The second counter 32 divides the clock into 16, the carrier signal TC output from the second counter 32, and the multi-frame pulse MFPBIT-REF, which is a reference signal, and the resultant signal. The synchronous clock is supplied with the NOA gate 33 applied as the pulse enable signal PE of the first counter 31 and the output signal of the second counter 32 as a clock and fed back through the inverter 35. And a flip-flop (34) for synchronizing (4KCLK) to output a synchronized clock (4KCLK) in which the system clock and the clock of the operation unit are synchronized.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.