KR960025185A - 디지탈 감마 보정 회로 - Google Patents

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KR960025185A
KR960025185A KR1019940032978A KR19940032978A KR960025185A KR 960025185 A KR960025185 A KR 960025185A KR 1019940032978 A KR1019940032978 A KR 1019940032978A KR 19940032978 A KR19940032978 A KR 19940032978A KR 960025185 A KR960025185 A KR 960025185A
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황성훈
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문정환
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Abstract

본 발명은 디지탈 감마 보정에 관한 것으로, 특히 메모리의 데이타를 압축하여 메모리의 크기를 줄이는데 적당하도록 한 디지탈 감마 보정 회로(Digital Gamma Correction Circuit)에 관한 것이다.
상기와 같은 본 발명은 디지탈 감마 보정 회로는 입력되는 R, G, B의 화소값 X의 하위비트(ℓ)를 제외한 X의 (n-ℓ) 비트를 입력 주소로하여 하나의 어드레스 공간에 △ij(비트크기)를 저장하는 메모리와, 상기 메모리의 출력값 m1, m2, m3, …mj를 복수개의 가산기(Adder)로 구성되어 가산하여 출력하는 SUM1과, 화소값 X의 n비트를 입력으로 하여 하위비트(Lower Bit)를 이용하여 디코딩된 제어 신호를 출력하는 디코더와, 상기 디코더의 제어 신호에 의해 SUM1의 출력 신호에서 addj에서의 j의위치값을 선택하는 멀티플렉서(MUX)와, 상기 MUX에서 선택된 값(△i)과 입력값 X(n비트)를 더하여 감마 보정값(Y=△i+X)을 출력하는 SUM2로 이루어진다.

Description

디지탈 감마 보정 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 디지탈 감마 보정 회로를 나타낸 구성 블럭도, 제4도는 본 발명의 감마 보정의 특성을 나타낸 그래프.

Claims (3)

  1. 입력되는 R, G, B의 화소값 X의 하위비트(ℓ)를 제외한 X의 (n-ℓ) 비트를 입력 주소로하여 하나의 어드레스 공간에 △ij(비트크기)를 저장하는 메모리와, 상기 메모리의 출력값 m1, m2, m3, …mj를 복수개의 가산기(Adder)로 구성되어 가산하여 출력하는 SUM1과, 화소값 X의 n비트를 입력으로 하여 하위비트(Lower Bit)를 이용하여 디코딩된 제어 신호를 출력하는 디코더와, 상기 디코더의 제어 신호에 의해 SUM1의 출력 신호에서 addj에서의 j의 위치값을 선택하는 멀티플렉서(MUX)와, 상기 MUX에서 선택된 값(△i)과 입력값 X(n비트)를 더하여 감마 보정값(Y=△i+X)을 출력하는 SUM2로 구성된 것을 특징으로 하는 디지탈 감마 보정 회로.
  2. 제1항에 있어서, △ij는 2의 보수(2'S Complement) 형태를 갖는 것을 특징으로하는 디지탈 감마 보정 회로.
  3. 제1항에 있어서, MUX의 △i의 값은인 것을 특징으로 하는 디지탈 감마 보정 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940032978A 1994-12-06 1994-12-06 디지탈 감마 보정회로 KR0147408B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100438715B1 (ko) * 2002-02-09 2004-07-05 삼성전자주식회사 감마 보정 장치 및 방법

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