Claims (6)
입력영상신호를 디코딩하고 움직임 벡터를 출력하는 VLD부와, 역양자화 및 역DCT부와, 움직임 보상부와, I나 P프레임이 저장되는 제, 제2프레임 메모리와, 영상신호의 프레임 재배치를 위한 메모리부 및 멀티플렉서와, 상기 제1, 제2프레임 메모리와 메모리부의 리드/라이트 및 멀티플렉서의 멀티플렉싱을 제어하는 메모리 제어부를 구비하는 HDTV 디코더에 있어서, 상기 메모리 제어부는 상기 VLD부의 디코딩을 제어하고 상기 제1, 제2프레임 메모리와 메모리부의 리드 및 라이트를 슬로우 재생모드에 맞게 제거하도록 구성됨을 특징으로 하는 HDTV 디코더의 슬로우 재생장치.A VLD unit for decoding an input video signal and outputting a motion vector, an inverse quantization and inverse DCT unit, a motion compensation unit, a second and second frame memory storing I or P frames, and a frame rearrangement for an image signal 10. An HDTV decoder having a memory unit and a multiplexer, and a memory control unit for controlling read / write and multiplexing of the first and second frame memories and the memory unit, wherein the memory control unit controls decoding of the VLD unit. 1, Slow playback device of the HDTV decoder, characterized in that configured to remove the read and write of the second frame memory and the memory unit in a slow playback mode.
제1항에 있어서, 상기 메모리 제어부는 슬로우 재생모드인 경우 프레임 클럭주기로 VLD부의 인에이널신호를 발생하는 VLD 인에이블신호 발생부와, 상기 VLD 인에이블 신호 발생부로 부터의 VLD 인에이블신호 및 프레임 클럭에 따라 상기 제1, 제2프레임 메모리의 리드/라이트를 제어하는 프레임 메모리 리드/라이트신호 발생부와, 상기 VLD 인에이블신호 발생부로부터의 VLD 인에이블신호 입력에 따라 상기 메모리부의 라이트신호를 발생하는 메모리부 라이트신호 발생부와, 상기 VLD 인에이블신호 발생부로부터의 VLD 인에이블신호에 따라 상기 멀티플렉서의 선택신호를 발생하는 선택신호 발생부로 구성됨을 특징으로 하는 HDTV 디코더의 슬로우 재생장치.The VLD enable signal generator of claim 1, wherein the memory controller generates an enable signal of the VLD unit at a frame clock period in the slow play mode, and the VLD enable signal and the frame from the VLD enable signal generator. A frame memory read / write signal generator for controlling read / write of the first and second frame memories according to a clock and a VLD enable signal input from the VLD enable signal generator; And a selection signal generator for generating a selection signal of the multiplexer according to a VLD enable signal from the VLD enable signal generator.
제2항에 있어서, 상기 프레임 메모리 리드/라이트신호 발생부는 VLD 인에이블신호와 I나 P프레임 데이타가 입력되는 제1앤드 게이트와, 상기 제1앤드 게이트의 출력이 토글입력단에 입력되며 클럭단에 프레임 클럭이 입력되는 T플립플롭과, VLD 인에이블신호와 B프레임 데이타가 입력되는 제2앤드 게이트와, 상기 제1앤드 게이트의 출력과 T플립플롭의 출력이 입력되어 제1프레임 메모리의 라이트신호를 발생하는 제3앤드 게이트와, 상기 T플립플롭의 출력이 반전된 신호와 상기 제1앤드 게이트의 출력이 입력되어 제2프레임 메모리의 라이트 신호를 발생하는 제4앤드 게이트와, 상기 T플립플롭의 출력이 반전된 신호와 상기 제2앤드 게이트의 출력이 입력되어 제1프레임 메모리의 리드신호를 발생하는 제1오아 게이트와, 상기 제2앤드 게이트의 출력과 상기 T플립플롭의 출력이 입력되어 제2프레임 메모리의 리스신호를 발생하는 제2오아 게이트로 구성됨을 특징으로 하는 HDTV 디코더의 슬로우 재생장치.3. The frame memory read / write signal generator of claim 2, wherein the frame memory read / write signal generator comprises a first end gate through which a VLD enable signal and I or P frame data are input, and an output of the first end gate is input to a toggle input terminal, A T flip-flop to which a frame clock is input, a second end gate to which a VLD enable signal and B frame data are input, an output of the first end gate and an output of the T flip-flop are input, and a write signal of the first frame memory. A third end gate generating a second gate, a fourth end gate outputting the output of the T flip-flop and an output of the first end gate to generate a write signal of a second frame memory, and the T flip flop A first OR gate for generating a read signal of a first frame memory by receiving an inverted signal and an output of the second end gate, and an output of the second end gate and the T Slow reproduction apparatus of the HDTV decoder, characterized by consisting of a second Iowa gate the output of the lip-flop are input for generating a signal-less in the second frame memory.
VLD 인에이블신호 하이시 픽춰 코딩 타입을 판단하는 제1단계와, 픽춰 코딩 타입에 따라 제1, 제2프레임 메모리와 메모리부의 리드/라이트 및 멀티플렉서의 멀티플렉싱을 제어하는 제2단계와, VLD 인에이블신호 로우시 제1, 제2프레임 메모리로의 라이트를 금하고 토글신호에 따라 제1, 제2프레임 메모리와 메모리부의 리드/라이트 및 멀티플렉서의 멀티플렉싱을 제어하는 제3단계로 이루어짐을 특징으로 하는 HDTV 디코더의 슬로우 재생방법.A first step of determining a VLD enable signal high picture coding type, a second step of controlling read / write and multiplexing of the first and second frame memories and memory units according to the picture coding type, and a VLD enable HDTV decoder characterized in that it is prohibited to write to the first and second frame memory when the signal is low, and to control the multiplexing of the read / write and multiplexer of the first and second frame memory and the memory unit according to the toggle signal. How to play slow.
제4항에 있어서, 상기 기 제2단계는 픽춰 코딩 타입이 I나 P픽춰일 경우 토글신호에 따라 제, 제2프레임 메모리의 리드/라이트를 반대로 행하는 제1단계와, 메모리부의 라이트를 금하고 제2프레임 메모리로부터 리드를 행하는 제2단계와, 멀티플렉서의 선택신호를 하이로 하고 프레임 단위로 토글을 행하는 제3단계와, 픽춰 코딩 타입이 B픽워 일 경우 제1, 제2프레임 메모리의 라이트는 금하고 리드를 행하는 제4단계와, 메모리부로의 라이트 및 제2프레임 메모리의 리드를 행하는 제5단계와, 멀티플렉서의 선택신호를 로우로 하는 제6단계로 이루어짐을 특징으로 하는 HDTV 디코더의 슬로우 재생방법.5. The method of claim 4, wherein the second step comprises: a first step of reversing read / write of the second frame memory in response to a toggle signal when the picture coding type is I or P picture; A second step of reading from the two-frame memory; a third step of turning the selection signal of the multiplexer high and toggling in units of frames; and writing of the first and second frame memories is prohibited when the picture coding type is B-picture. And a fifth step of writing to the memory section, a fifth step of writing to the memory unit and a second frame memory, and a sixth step of setting the multiplexer selection signal to a low level.
제4항에 있어서, 상기 제3단계는 제1, 제2프레임 메모리로의 라이트를 금하고 토글신호에 따라 제1, 제2프레임 메모리의 리드를 반대로 행하는 제1단계와, 메모리부로의 라이트 및 제2프레임 메모리의 리드를 행하는 제2단계와, 멀티플렉서의 선택신호를 하이로 하는 제3단계로 이루어짐을 특징으로 하는 HDTV 디코더의 슬로우 재생방법.5. The method of claim 4, wherein the third step includes a first step of prohibiting writing to the first and second frame memories and reversing reading of the first and second frame memories in response to a toggle signal, and writing and writing to the memory section. And a third step of reading a two-frame memory and a third step of selecting a multiplexer's selection signal high.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.