KR960018936A - 다중 페이지 구조를 갖는 가상주소변환장치의 적중실패 처리장치 및 그 방법 - Google Patents

다중 페이지 구조를 갖는 가상주소변환장치의 적중실패 처리장치 및 그 방법 Download PDF

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Abstract

본 발명은 최하위 바로 이전 단계의 폐이지를 나타내는 가상주소를 저장하는 제1버퍼(12); 다중 프로세서를 지원하는 경우 프로세스 번호를 저장하는 제2버퍼(13); 최하위 폐이지 테이블의 실제주소가 저장되는 제3버퍼(14); 입력되는 가상주소에 따라 상기 제1 내지 제3버퍼 (12, 13, 14)를 제어하는 제어수단(11)을 구비하는 것을 특징으로 하여, 가상주소 메모리 관리장치에 탑재된 다중 폐이지 구조를 갖는 가상주소 변환장치의 주소변환 실패 처리 지연시간을 단축함으로써 시스템의 성능을 향상시키는 효과가 있는 다중 페이지 구조를 갖는 가상주 소변환장치의 적중실패 처리장치에 관한 것이다.

Description

다중 페이지 구조를 갖는 가상주소변환장치의 적중실패 처리장치 및 그 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 메모리 구조도.
제3도는 본 발명에 따른 다중 페이지 구조물 갖는 가상주소변환장치의 적중실패 처리장치의 구조도.

Claims (6)

  1. 최하위 바로 이전 단계의 페이지를 나타내는 가상주소를 저장하는 제1버퍼; 다중 프로세서를 지원하는 경우 프로세스 번호를 저장하는 제2버퍼 최하위 페이지 테이블의 실제주소가 저장되는 제3버퍼; 입력되는 가상주소에 따라 상기 제1 내지 제3버퍼를 제어하는 제어수단을 구비하는 것을 특징으로 하는 다중 페이지 구조를 갖는 가상주소변환장치의 적중실패 처리장치.
  2. 제1항에 있어서, 상기 제1버퍼 및 제2버퍼는, 유효비트를 포함하는 것을 특징으로 하는 다중 페이지 구조를 갖는 가상주소변환장치의 적중실패 처리장치.
  3. 제2항에 있어서, 상기 유효비트는, 최하위 1비트인 것을 특징으로 하는 가상주소변환장치의 적중실패 처리장치.
  4. 제2항에 있어서, 상기 제어수단은, 입력되는 가상주소와 상기 제1버퍼에 저장된 내용을 비교하는 기능, 프로세스 교체시 상기 제1 및 제2버퍼의 유효비트를 ‘0’으로 하는 기능을 갖도록 구성되는 것을 특징으로 하는 다중 페이지 구조물 갖는 가상주소변환장치의 적중실패 처리장치.
  5. 제4항에 있어서, 상기 제어수단은, 가상주소의 2단계까지 상기 제1버퍼에 저장하는 기능, 1단계 페이지테이블의 실제주소를 상기 제3버퍼에 저장하는 기능, 프로세스 교체시 프로세스 번호를 상기 제2버퍼에 저장하는 기능을 갖도록 구성되는 것을 특징으로 하는 다중 폐이지 구조를 갖는 가상주소변환장치의 적중실패 처리장치.
  6. 유효비트를 가지며, 최하위 바로 이전 단계의 페이지를 나타내는 가상주소를 저장하는 제1버퍼와, 유효비트를 가지며 다중 프로세서를 지원하는 경우 프로세스 번호를 저장하는 제2버퍼와, 최하위 페이지 테이블의 실제주소가 저장되는 제3버퍼를 구비하는 다중 페이지 구조를 갖는 가상주소변환장치의 적중실패 처리장치에 적용되는 다중 페이지 구조를 갖는 가상주소변환장치의 적중실패 처리방법에 있어서, 현재 처리중인 프로세스 번호를 상기 제2버퍼에 저장하는 제1단계; 주소변환장치의 변환실패가 발생하면 실패처리를 수행하는 제2단계; 상기 제2단계에서, 실패처리가 정상적으로 완료되면 2단계까지의 가상주소를 상기 제1버퍼에 저장하고, 1단계의 페이지 테이블의 실제주소를 상기 제3버퍼에 저장하는 제3단계; 상기 제3단계 수행후, 다시 실패처리가 발생하면 마이크로 프로세서로부터 입력되는 가상주소중 2단계까지만 상기 제1버퍼에 저장된 내용과 비교하는 제4단계; 상기 제4단계에서, 비교결과 주소가 같고, 상기 제1버퍼의 유효비트가 ‘1’이면 1단계의 페이지 테이블을 읽어오는 제5단계; 상기 제4단계에서, 비교결과가 일치하지 않고, 상기 제2버퍼의 유효비트가 ‘1’이면 N-1단계부터 페이지 테이블 읽기 동작을 하고, 유효비트가 ‘0’이면 상기 제2버퍼에 프로세스 번호를 저장하고 N단계의 폐이지 테이블 읽기 동작을 하는 제6단계; 프로세스 번호가 바뀌면 상기 제1 및 제2버퍼의 유효비트를 모두 ‘0’으로 하는 제7단계를 포함하는 것을 특징으로 하는 다중 페이지 구조를 갖는 가상주소변환장치의 적중실패 처리방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940031601A 1994-11-28 1994-11-28 다중 페이지 구조를 갖는 가상주소변환장치의 적중실패 처리장치 및 그 방법 KR0136511B1 (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100462986B1 (ko) * 2002-07-22 2004-12-23 엘지전자 주식회사 프로세스 고유 정보를 사용한 프로세스 상태 관리 방법

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KR100462986B1 (ko) * 2002-07-22 2004-12-23 엘지전자 주식회사 프로세스 고유 정보를 사용한 프로세스 상태 관리 방법

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