KR960015870B1 - 디지틀 데이터 전송 측정 장치 - Google Patents

Abstract

내용없음.

Description

디지털 데이터 전송 측정 장치

제1도는 본 발명의 실시예를 나타내는 전체 구성도.

제2도는 상기 제1도의 구성 요소인 시험 데이터 발생부의 상세 구성도.

제3도는 상기 제1도의 구성 요소인 메모리부의 상세 구성도.

제4도는 상기 제1도의 구성 요소인 에러 검출부의 상세 구성도.

제5도는 상기 제1도의 구성 요소인 쓰기 번지 생성부의 상세 구성도.

제6도는 상기 제1도의 구성 요소인 읽기 번지 생성부의 상세 구성도.

제7도는 상기 제1도의 구성 요소인 시험 채널 선택부의 상세 구성도.

제8도는 상기 제1도의 구성 요소인 에러 표시부의 상세 구성도.

제9도는 본 발명의 동작 상태를 나타내는 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

11 : 시험 데이터 발생부 12 : 시험 시스템부

13 : 메모리부 14 : 에러 검출부

15 : 쓰기 번지 생성부 16 : 읽기 번지 생성부

17 : 시험 채널 선택부 18 : 에러 표시부

본 발명은 전전자 교환기에 있어서, 특히 디지털 데이터(digital data)를 전송하는 스위치 네트워크(switch network)의 전송 상태를 점검하기 위한 디지털 데이터(digital data) 전송 측정 장치에 관한 것이다.

일반적으로 전전자 교환기의 스위치 네트워크는 디지털 데이터를 전송하는 시스템으로서 상기한 디지털 데이터 전송 시스템을 시험하기 위해서 종래에는 측정 장비인 디지털 트랜스미션 아날라이져(digital transmission analyser(예를 들면 HP 3764))와 스위치 네트워크를 인터페이스(interface) 장치로 연결하여 스위치 네트워크를 시험하였다.

그러나 상기한 디지털 트랜스미션 아날라이져는 고가 장비인 구동을 위한 AC 전원(220V, 110V)과 인터페이스 장치와의 연결을 위한 동축 케이블이 필요하며 스위치 네트워크를 시험하기 위하여 이동을 해야 하는데 장비가 매우 크기 때문에 매우 번거로운 문제점이 있었다.

또한 디지털 트랜스미션 아날라이져는 시스템에서 제공되는 클럭에 따라 데이터(랜덤 데이터(random data), 또는 고정 데이터)가 생성되므로 전전자 교환기의 1채널(channel), 즉 64Kbps를 시험하기 위해서 인터페이스 장치는 시스템에서 제공되는 클럭을 받아 64Kbps의 클럭을 디지털 트랜스미션 아날라이져로 전송해야 하고 디지털 트랜스미션 아날라이져에서 보낸 데이터(8비트)를 8K㎐내의 1채널로 변환과 역변환을 위한 회로가 필요하므로 시험 채널수(1채널 64Kbps, 2채널 128Kbps…)에 따라 인터페이스 장치가 달라져야 하는 문제점이 있었다.

본 발명은 상기 문제점을 해결하기 위하여 안출한 것으로, 임의의 비트 레이트(bit rates)를 설정하고 데이터를 생성하여 메모리에 일시 저장하는 한편, 시험하고자 하는 시스템으로 전송한후 메모리에 저장된 데이터와 시험 시스템의 데이터를 비교하여 시스템의 데이터 전송 상태를 모니터할 수 있도록 함으로서 스위치 네트워크의 시험 채널수의 가변이 용이하고 소형으로 제작할 수 있어 이동이 매우 편리한 디지털 데이터 전송 측정 장치를 제공함에 그 목적이 있다. 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제1도는 본 발명의 실시예를 나타내는 전체 구성도로서, 시험 데이터를 발생하는 시험 데이터 발생부(11), 상기 시험 데이터를 수신하여 이를 처리한후 출력하는 시험 시스템부(12), 상기 시험 데이터를 일시 저장한후 출력하는 메모리부(13), 상기 시험 시스템부(12)에서 출력하는 시험 데이터와 상기 메모리부(13)에서 출력하는 시험 데이터를 비교하여 에러를 검출하는 에러 검출부(14), 상기 시험 데이터가 상기 메모리부(13)에 라이트(write)될 수 있도록 쓰기 번지를 생성하는 쓰기 번지 생성부(15), 상기 메모리부(13)에 저장된 데이터가 리드(read)될수 있도록 읽기 번지를 생성하는 읽기 번지 생성부(16), 상기 메모리부(13)내에 저장된 시험 데이터중 일부만을 선택적으로 리드하기 위한 시험 채널 선택부(17), 상기 에러 검출부(14)에서 에러가 발생하면 이를 표시해 주는 에러 표시부(18)로 구성한다.

이때 상기 시험 데이터 발생부(11)는 제2도에 나타난 바와 같이 시험 시스템부(12)에서 클럭 수신 및 시스템 클럭을 수신하여 8K㎐와 2048K㎐의 클럭을 생성하는 생성부(21), 상기 클럭 생성부(21)의 클럭을 수신하여 랜덤 데이터 및 고정 데이터를 생성하는 데이터 생성부(22), 데이터 선택 신호에 따라 상기 랜덤 데이터나 고정 데이터를 선택하여 출력하는 데이터 선택부(23), 상기 데이터 선택부(23)에서 선택한 데이터를 수신하여 로드(load) 신호 1에 의해 주기적으로(256K㎐) 데이터를 로드한후 이를 병렬로 출력하는 래치부(24), 상기 래치부(24)에서 출력하는 병렬 데이터를 64Kbps의 직렬 출력하는 시프트 레지스터 (shift register) (25)로 구성되고, 상기 메모리부(13)는 제3도에 나타난 바와 같이 채널과 프레임을 지정하는 쓰기 및 읽기 어드레스 신호의 제어에 의해 래치부(24)에서 출력하는 데이터를 64Kbps 단위로 라이트하고 리드하여 메모리 읽기/쓰기 제어 신호 수신시 쓰기 어드레스들이 트랜지션(transition)되는 동안의 데이터 쓰기동작을 금지하고 메모리부(13)에 입력되는 채널 인에이블 신호는 시험하고자 하는 채널 및 시험 비트 레이트 만큼 매 프레임 마다 상기 메모리부(13)에 저장된 데이터를 읽어내기 위한 신호이다.

또한, 상기 에러 검출부(14)는 제4도에 나타난 바와 같이 상기 시프트 레지스터(25)에서 출력된 데이터가 상기 시험 시스템부(12)에서 루프(loop)되어 일정 프레임 지연된 후 출력되는 직렬 데이터를 수신하여 64Kbps 단위의 병렬 데이터로 변환한뒤 이를 출력하는 시프트 레지스터(41), 상기 시프트 레지스터(41)에서 출력한 병렬 데이터를 256K㎐의 주파수에 동기시켜 래치하고 래치된 데이터를 채널 인에이블 신호에 동기시켜 출력하는 래치부(42), 상기 클럭 수신 및 생성부(21)에서 생성한 2048K㎐와 상기 2048K㎐를 1/8분주한 신호를 이용하여 상기 래치부(42)를 제어하기 위한 256K㎐의 래치 제어신호와 상기 메모리부(13)를 제어하기 위한 메모리 읽기/쓰기 제어 신호를 생성하는 래치부(43), 상기 래치부(42)에서 출력한 데이터와 상기 메모리부(13)에서 리드된 데이터를 비트별로 비교하여 정상 여부를 판정하는 비교부(44)로 구성되고, 상기 쓰기 번지 생성부(15)는 제5도에 나타난 바와 같이 상기 클럭 수신 및 생성부(21)에서 생성한 8K㎐와 2048K㎐를 카운트(count)하여 채널을 나타내는 메모리 쓰기 번지 하위 5비트를 생성하는 카운터(51), 상기 2048K㎐의 8주기 마다 주기적으로 로드 신호를 생성하여 래치부(24)로 출력하는 로드 신호 발생부(52), 상기 8K㎐를 래치하는 래치부(53), 상기 래치부(53)의 출력 신호를 이용하여 프레임을 나타내는 메모리 쓰기 번지 상위 5비트를 생성하는 카운터(54), 상기 비교부(44)로부터 에러 신호를 카운트하여 상기 카운터(54)에서 생성하는 메모리 쓰기 번지 상위 5비트의 초기화 값을 결정하는 카운터(55)로 구성되며, 상기 읽기 번지 생성부(16)는 제6도에 나타난 바와 같이 상기 클럭 수신 및 생성부(21)에서 출력하는 8K㎐와 2048K㎐의 클럭 신호를 카운트하여 채널을 나타내는 메모리 읽기 번지 하위 5비트를 생성하는 카운터(61), 상기 8K㎐의 클럭을 래치하는 래치부(62), 상기 래치부(62)의 출력 신호를 카운트하여 프레임을 나타내는 메모리 읽기 번지 상위 5비트를 생성하는 카운터(63), 상기 카운터(63)의 출력을 이용하여 32프레임을 나타내는 로드 신호를 생성하여 상기 카운터(54,63)의 초기화 신호로 사용하는 로드 신호 발생부(64)로 구성된다.

또한 상기 시험 채널 선택부(17)는 제7도에 나타난 바와 같이 상기 메모리 쓰기 번지 하위 5비트와 외부의 채널 선택 신호를 비교하여 시작 채널 신호를 생성하는 비교부(71), 상기 시작 채널 신호를 래치한후 출력하는 래치부(72), 외부로부터 시험 비트 레이트(64Kbps-1984Kbps)를 선택할 경우 상기 시작 채널 신호가 액티브(active)일때 마다 시험 비트 레이트 선택값을 256K㎐의 클럭에 의해 로드하는 카운터(73), 상기 카운터(63)의 카운트값이 31일때 끝채널 신호를 생성하여 1024K㎐에 동기되어 래치하고 채널 디스에이블(channel disable) 제어 신호를 출력하는 끝채널 신호 생성부(74), 상기 래치부(72)로부터 시작 채널 신호를 수신하여 채널 인에이블 신호를 출력하고 상기 끝채널 신호 생성부(74)로부터 채널 디스에이블 제어 신호를 수신하면 상기 채널 인에이블 신호를 디스에이블 시키는 래치부(75)로 구성되고, 상기 에러 표시부(18)는 제8도에 나타난 바와 같이 상기 비교부(44)로부터 에러 발생 신호 수신시 이를 카운트하고 리셋 신호에 의해 리셋되는 카운터(81), 상기 카운터(81)의 카운트값을 디스플레이하는 표시부(82)로 구성된다.

상기와 같이 구성된 본 발명의 실시예에 대한 동작을 첨부된 타이밍(timing)도(제9도)를 참조하여 설명하면 다음과 같다.

먼저, 상기 클럭 수신 및 생성부(21)는 8K㎐와 2048K㎐의 클럭(제9도(a), (b))을 생성하고, 상기 데이터 생성부(22)는 상기 클럭 수신 및 생성부(21)의 클럭을 수신하여 랜덤 데이터 및 고정 데이터를 생성하여 상기 데이터 선택부(23)로 출력한다.

그러면 상기 데이터 선택부(23)는 외부에서 입력되는 데이터 선택 신호에 따라 상기 랜덤 데이터나 고정 데이터중 하나를 선택하여 래치부(24)로 출력하고 상기 래치부(24)는 상기 로드 신호 발생부(52)에서 발생한 로드 신호(제9도(e))에 동기시켜 상기 데이터 선택부(23)에서 출력한 시험 데이터를 로드한후 병렬로 출력하며(제9도(f), (g)) 상기 래치부(24)에서 출력한 시험 데이터는 일시 저장을 위해 상기 메모리부(13)에 송신되고 상기 로드 신호 (제9도(e))에 의해 상기 시프트 레지스터(14)에 64Kbps 단위로 로드되며 상기 시프트 레지스터(25)는 상기 래치부(24)에서 출력하는 병렬 데이터를 상기 2048K㎐의 클럭에 동기시켜 64Kbps의 직렬 데이터로 변환하여(제9도(h)) 출력한다.

이때, 상기 로드 신호 발생부(52)는 상기 2048K㎐의 8주기 마다 주기적으로 로드 신호를 생성하기 때문에 상기 래치부(24)는 256Kbps마다 주기적으로 데이터를 로드하게 된다.

또한 상기 카운터(51)는 상기 클럭 수신 및 생성부(21)에서 생성한 2048K㎐를 카운트(count)하여 채널을 나타내는 메모리 쓰기 번지 하위 5비트를 생성한후 상기 메모리부(13)에 이를 출력하며 상기 카운터(54)는 상기 래치부(53)에서 출력하는 8K㎐를 이용하여 프레임을 나타내는 메모리 쓰기 번지 상위 5비트를 생성하여 상기 메모리부(13)에 출력함으로서 상기 메모리부(13)에는 프레임과 채널이 번지로 지정된 시험 데이터가 저장되는데 상기 메모리 쓰기 번지 하위 5비트는 0채널부터 31채널까지 증가함으로 32채널까지를 나타내고, 메모리 쓰기 번지 상위 5비트는 8K㎐의 클럭에 의해 0부터 31까지 증가함으로 32프레임까지를 나타낸다. 또한 상기 카운터(61)는 상기 클럭 수신 및 생성부(21)에서 출력하는 8K㎐와 2048K㎐의 클럭 신호를 카운트하여 채널을 나타내는 메모리 읽기 번지 하위 5비트를 생성하여 상기 메모리부(13)에 출력하고 상기 카운터(63)는 8K㎐의 클럭을 래치하는 래치부(62)의 출력 신호를 카운트하여 프레임을 나타내는 메모리 읽기 번지 상위 5비트를 생성하여 상기 메모리부(13)에 출력함으로서 상기 메모리부(13)에 저장된 시험 데이터를 리드할 수 있게 된다.

따라서 상기 메모리부(13)에는 채널과 프레임을 나타내는 쓰기 어드레스가 지정된 시험 데이터가 64Kbps단위로 라이트되고 읽기 어드레스에 의해 리드되어 상기 비교부(44)에 입력된다.

한편 상기 시프트 레지스터(25)에서 출력된 시험 데이터는 상기 시험 시스템부(12)에서 루프(loop)되어 일정 프레임 지연된후 시프트 레지스트(41)에 출력되고 시프트 레지스터(41)는 상기 시험 시스템부(12)에서 출력된 직렬의 시험 데이터를 수신하여 64Kbps 단위의 병렬 데이터로 변환한뒤 이를 래치부(42)에 출력하며 상기 래치부(42)는 상기 시프트 레지스터(41)에서 출력한 병렬 데이터를 256Kbps의 주파수(제9도(d))에 동기시켜 래치하고 래치된 데이터를 채널 인에이블 신호에 동기시켜 상기 비교부(44)로 출력한다.

이때, 상기 래치부(42)를 제어하기 위한 256K㎐의 래치 제어신호는 상기 래치부(43)에서 2048K㎐와 상기 2048K㎐를 1/8분주한 신호를 이용하여 생성한 신호이다.

상기 비교부(44)는 상기 래치부(42)에서 출력한 데이터와 상기 메모리부(13)에서 리드된 데이터를 비트별로 비교하는데, 이는 상기 시험 시스템부(12)에서 루프되어 일정 프레임 지연된 시험 데이터와 상기 메모리부(13)에서 일시 저장된후 출력된 시험 데이터를 비교함으로써 시험 시스템부(12)의 데이터 전송 상태를 모니터하기 위한 것으로 에러가 발생되면 상기 비교부(44)는 상기 카운터(55, 81)에 에러 발생 신호를 출력한다.

상기 카운터(55)는 에러 발생 신호를 수신하면 카운트값을 1씩 증가하여 상기 카운터(54)에 출력하고 카운터(55)는 에러 발생 신호가 32번 발생하면 카운터값을 리셋시킨다. 상기 카운터(54)는 상기 로드 신호 발생부(64)에서 발생한 로드 신호를 수신할 경우에만 상기 카운터(55)의 카운트값을 로드하여 현재 저장하고자 하는 상위 5비트의 메모리 쓰기 번지를 결정하고 시험 데이터가 저장되도록 한다.

예를 들면, 첫번째 프레임 시험 데이터가 상기 시험 시스템부(12)에서 3프레임 지연된후(375us) 상기 비교부(44)에 입력되는 한편, 상기 카운터(55)에 의해 상기 메모리부(13)의 메모리 쓰기 번지 상위 5비트인 프레임 쓰기 번지 00000에 저장된후 리드되어 상기 비교부(44)에 입력될 경우 첫번째 프레임의 시험 데이터가 상기 시험 시스템부(12)에서 3프레임 지연되었기 때문에 상기 비교부(44)는 에러 발생 신호를 출력하게 된다.

따라서 상기 비교부(44)는 상기 메모리부(13)에서 출력한 시험 데이터와 상기 메모리부(13)에서 출력한 프레임 보다 3프레임 앞의(375us의 시간차) 시험 데이터를 연속적으로 비교하게 되는데 상기 메모리부(13)에서 프레임 쓰기 번지 11111의 시험 데이터를 출력할 경우 상기 시험 시스템부(12)에서는 프레임 쓰기 번지 11111의 시험 데이터보다 3프레임 앞선 프레임 쓰기 번지 11100의 시험 데이터를 출력하게 되어 상기 비교부(44)는 에러 발생 신호를 출력하게 된다.

한편, 상기 카운터(55)는 처음 에러 발생 신호 수신시 1로 세트되어 있는 상태인데 상기 비교부(44)에서 상기 메모리부(13)의 프레임 쓰기 번지 11111의 시험 데이터(32번째 프레임)를 비교하여 에러 발생 신호를 출력할때 상기 로드 신호 발생부(64)에서는 32프레임까지 비교되었음을 나타내는 로드 신호를 발생하여 상기 카운터(54)에 출력하고 상기 카운터(54)는 로드 신호 수신시 상기 카운터(55)의 출력 신호를 로드하게 된다.

따라서 상기 카운터(54)는 00000번지를 지정하는 것이 아니라 00001번지를 지정하게 되고 상기 메모리부(13)에 입력되는 시험 데이터는 00001번지부터 저장이 시작되며 00000번지는 비어 있는 상태가 된다.

그러나 상기 비교부(44)는 메모리부(13)의 시험 데이터가 비어있는 00000번지와 상기 시험 시스템부(12)에서 출력한 시험 데이터, 즉 상기 메모리부(13)에서 출력한 데이터보다 3프레임 앞선 11101번지의 시험 데이터와 비교한후 메모리부(13)의 00001번지 시험 데이터와 시험 시스템부(12)에서 출력한 11110번지의 시험 데이터를 비교하기 때문에, 결과적으로 상기 메모리부(13)에서 출력한 시험 데이터와 상기 시험 시스템부(12)에서 출력한 시험 데이터의 프레임차는 2프레임이 된다(250us의 시간차).

따라서 상기와 같은 과정을 반복적으로 3회에 걸쳐 실행하면 상기 메모리부(44)에서 출력한 시험 데이터와 상기 시험 시스템부(12)에서 출력한 시험 데이터와의 프레임차가 없어지게 되어 정상적인 비교를 실행할 수 있게 되고 상기 시험 시스템부(12)에서 프레임 지연이 다수회 있을지라도 상기와 같은 과정을 다수회 실행해 줌으로써 정상적인 실행이 가능하게 된다.

한편 상기 비교부(71)는 상기 메모리 쓰기 번지 하위 5비트와 외부의 채널 선택 신호를 비교하여 시작 채널 신호를 생성하여 출력하는데 상기 채널 선택 신호는 1프레임을 구성하는 32채널(00000-11111)을 모두 시험 데이터로 하지 않고, 1프레임의 일정 채널 구간(예를 들어 00100-00111까지)을 설정하여 일정 채널 구간의 데이터만을 시험 데이터로 설정하기 위한 것으로 상기 채널 선택 신호는 시험하고자 하는 일정 채널 구간의 시작 채널 번지를 의미한다.

상기 비교부(71)에서 출력한 시작 채널 신호는 상기 래치부(72)에서 래치된후 상기 래치부(75)와 상기 카운터(73)로 출력되고, 상기 래치부(75)는 채널 선택 신호를 수신하면 채널 인에이블 신호를 생성하여 상기 메모리부(13)에 출력한다. 또한 외부로부터 시험 비트 레이트를 선택하여 상기 카운터(73)에 입력할 경우, 예를 들어 시험하고자 하는 채널 구간을 00100-00111번지로 설정하여(4채널의 시험 비트 레이트 ; 256Kbps) 상기 카운터(73)에 입력할 경우에 상기 카운터(73)가 채널 선택 신호를 수신하면 상기 카운터(73)는 256K㎐의 클럭에 동기되어 카운트를 시작하는데 채널 구간이 00100-00111의 4채널이므로 상기 카운터(73)는 28부터 31까지 카운트하고 상기 끝채널 신호 생성부(74)는 상기 카운터(73)의 카운트값이 31이 되면 1024K㎐의 클럭(제9도(c))으로 래치되어 상기 래치부(75)를 제어하여 상기 채널 인에이블 신호를 디스에이블 시킨다.

따라서 상기 메모리부(13)는 1프레임내의 모든 채널을 출력하는 것이 아니고 각 프레임의 일정 채널 구간의 시험 데이터를 출력하게 된다.

상기 래치부(43)는 상기 2048K㎐와 256K㎐를 조합하여 메모리 읽기/쓰기 제어 신호(제9도(k))를 생성하여 상기 메모리부(13)에 출력함으로써 쓰기 어드레스들이 트랜지션되는 동안 데이터(제9도(i), (j)) 쓰기 동작을 실행하지 못하도록 하여 데이터 쓰기 동작의 오류를 방지한다.

상기 카운터(81)는 상기 비교부(44)로부터 에러 발생 신호 수신시 이를 카운트하고 리셋 신호에 의해 리셋되며 상기 표시부(82)는 상기 카운터(81)의 카운트값을 디스플레이한다.

상기한 바와 같이 본 발명은 스위치 네트워크의 시험 비트 레이트를 선택할 수 있어 시험 채널수의 가변이 용이하고 소형으로 제작할 수 있어 이동이 매우 편리한 효과가 있다.

Claims (8)

1. 시험 데이터를 발생하는 시험 데이터 발생부(11), 상기 시험 데이터를 수신하여 이를 처리한후 출력하는 시험 시스템부(12), 상기 시험 데이터를 일시 저장한후 출력하는 메모리부(13), 상기 시험 시스템부(12)에서 출력하는 시험 데이터와 상기 메모리부(13)에서 출력하는 시험 데이터를 비교하여 에러를 검출하는 에러 검출부(14), 상기 시험 데이터가 상기 메모리부(13)에 라이트될 수 있도록 쓰기 번지를 생성하는 쓰기 번지 생성부(15), 상기 메모리부(13)에 저장된 시험 데이터가 리드될 수 있도록 읽기 번지를 생성하는 읽기 번지 생성부(16), 상기 메모리부(13)내에 저장된 시험 데이터중 일부만을 선택적으로 리드하기 위한 시험 데이터 선택부(17)로 구성함을 특징으로 하는 디지털 데이터 전송 측정 장치.
2. 제1항에 있어서, 상기 에러 검출부(14)에서 에러가 발생하면 이를 표시해 주는 에러 표시부(18)를 더 구비하여 구성함을 특징으로 하는 디지털 데이터 전송 측정 장치.
3. 제1항 또는 제2항에 있어서, 상기 시험 데이터 발생부(11)는 클럭을 생성하는 클럭 수신 및 생성부(21), 상기 클럭 수신 및 생성부(21)의 클럭을 수신하여 랜덤 데이터 및 고정 데이터를 생성하는 데이터 생성부(22), 데이터 선택 신호에 따라 상기 랜덤 데이터나 고정 데이터를 선택하여 출력하는 데이터 선택부(23), 상기 데이터 선택부(23)에서 선택한 데이터를 수신하여 상기 에러 검출부(14)에 출력한 로드 신호에 의해 주기적으로 데이터를 로드한후 이를 병렬로 출력하는 래치부(24), 상기 래치부(24)에서 출력하는 병렬 데이터를 직렬 데이터로 변환하여 출력하는 시프트 레지스터(25)로 구성됨을 특징으로 하는 디지털 데이터 전송 측정 장치.
4. 제1항 또는 제2항에 있어서, 상기 에러 검출부(14)는 상기 시험 시스템부(12)에서 루프되어 출력되는 직렬 데이터를 수신하여 병렬 데이터로 변환한뒤 이를 출력하는 시프트 레지스터(41), 상기 시프트 레지스터(41)에서 출력한 병렬 데이터를 상기 시험 데이터 선택부(17)에서 출력한 채널 인에이블 신호에 동기시켜 출력하는 제1래치부(42), 상기 시험 데이터 발생부(11)에서 발생한 클럭 신호를 이용하여 상기 래치부(42)를 제어하기 위한 래치 제어신호와 상기 메모리부(13)를 제어하기 위한 메모리 읽기/쓰기 제어 신호를 생성하는 제2래치부(43), 상기 제1래치부(42)에서 출력한 데이터와 상기 메모리부(13)에서 리드된 데이터를 비트별로 비교하여 정상 여부를 판정하는 비교부(44)로 구성됨을 특징으로 하는 디지털 데이터 전송 측정 장치.
5. 제1항 또는 제2항에 있어서, 상기 쓰기 번지 생성부(15)는 채널을 나타내는 메모리 쓰기 번지 하위 5비트를 생성하는 제1카운터(51), 로드 신호를 생성하여 상기 시험 데이터 생성부(11)로 출력하는 로드 신호 발생부(52), 프레임을 나타내는 메모리 쓰기 번지 상위 5비트를 생성하는 제2카운터(54), 상기 에러 검출부(14)의 에러 신호를 카운트하여 상기 제2카운터(54)에서 생성하는 메모리 쓰기 번지 상위 5비트의 초기화 값을 결정하는 제3카운터(55)로 구성됨을 특징으로 하는 디지털 데이터 전송 측정 장치.
6. 제1항 또는 제2항에 있어서, 상기 읽기 번지 생성부(16)는 채널을 나타내는 메모리 읽기 번지 하위 5비트를 생성하는 제1카운터(61), 프레임을 나타내는 메모리 읽기 번지 상위 5비트를 생성하는 제2카운터(63), 상기 제2카운터(63)의 출력을 이용하여 32프레임을 나타내는 로드 신호를 생성하여 상기 쓰기 번지 생성부(15)와 상기 제2카운터(63)의 초기화 신호로 사용하는 로드 신호 발생부(64)로 구성됨을 특징으로 하는 디지털 데이터 전송 측정 장치.
7. 제1항 또는 제2항에 있어서, 상기 시험 데이터 선택부(17)는 메모리 쓰기 번지 하위 5비트와 외부의 채널 선택 신호를 비교하여 시작 채널 신호를 생성하는 비교부(71), 외부로부터 시험 비트 데이터를 선택할 경우 상기 시작 채널 신호가 액티브일때 마다 시험 비트 레이트 선택값을 클럭에 의해 로드하는 카운터(73), 상기 카운터(73)의 카운트값을 체크하여 채널 디스에이블 제어 신호를 출력하는 끝채널 신호 생성부(74), 상기 시작 채널 신호를 수신하여 채널 인에이블 신호를 출력하고 상기 끝채널 신호 생성부(74)로부터 채널 디스에이블 제어 신호를 수신하면 상기 채널 인에이블 신호를 디스에이블 시키는 래치부(75)로 구성됨을 특징으로 하는 디지털 데이터 전송 측정 장치.
8. 제2항에 있어서, 상기 에러 표시부(18)는 상기 에러 검출부(14)로부터 에러 발생 신호 수신시 이를 카운트하고 리셋 신호에 의해 리셋되는 카운터(81), 상기 카운터(81)의 카운트값을 디스플레이하는 표시부(82)로 구성됨을 특징으로 하는 디지털 데이터 전송 측정 장치.