KR960015327B1

KR960015327B1 - Mos capacitor

Info

Publication number: KR960015327B1
Application number: KR1019930013939A
Authority: KR
Inventors: 김성수
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1993-07-22
Filing date: 1993-07-22
Publication date: 1996-11-07
Also published as: KR950004610A

Abstract

The variable MOS transistor comprises the steps of: forming a basic capacitor(12A) by forming an n+ diffusion layer(12A1), an insulator(12A2) and a polysilicone gate(12A3) in sequence; forming an extending capacitor(12B,12C) on both sides of the basic capacitor(12A); forming a n-MOS(13A,13B) between the basic capacitor(12A) and the extending capacitor(12B,12C) connecting the n+ diffusion layer(12A1,12B1), (12A1,12C1) each other; contacting the polysilicone gates(12A3), (12B3), (12C3) of the capacitors(12A,12B,12C) to the terminal(B) in common; and connecting the n+ diffusion layer(12A1) of the capacitors(12A,12B,12C) to the terminal(A) of the capacitors through an n-MOS(14).

Description

Variable Morse Capacitor

제 1 도는 일반적인 모스 캐패시터의 단면도.1 is a cross-sectional view of a general MOS capacitor.

제 2 도는 본 발명의 모스 캐패시터의 단면도.2 is a cross-sectional view of a MOS capacitor of the present invention.

제 3 도는 본 발명의 모스 캐패시터의 레이아웃도.3 is a layout diagram of a MOS capacitor of the present invention.

제 4 도는 제 3 도에 대한 등가회로도.4 is an equivalent circuit diagram of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11 : 피형기판 12A : 기본 캐패시터11: substrate 12A: basic capacitor

12B,12C : 확장용 캐패시터 12A1,12B1,12C1 : n⁺확산층12B, 12C: Expansion Capacitor 12A1,12B1,12C1: n ⁺ Diffusion Layer

12A2,12B2,12C2 : 절연층 12A3,12B3,12C3 : 풀리실리콘 게이트12A2,12B2,12C2: insulation layer 12A3,12B3,12C3: pulley silicon gate

13A,13B,14 : 엔모스 14B, 15B : 콘택13A, 13B, 14: NMOS 14B, 15B: Contact

16 : 게이트신호 발생부16: gate signal generator

본 발명은 모스 캐패시터(MOS Capacitor)의 용량을 가변시키는 기술에 관한 것으로, 특히 외부의 제어를 받아 캐패시터간의 접속관계를 변화시켜 캐패시터의 전체용량을 조정하는데 적당하도록 한 가변형 모스 캐패시터에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for varying the capacity of a MOS capacitor, and more particularly, to a variable MOS capacitor adapted to adjust the total capacity of a capacitor by changing the connection relationship between the capacitors under external control.

제 1 도는 일반적인 모스 캐패시터의 단면도로서 이에 도시한 바와 같이, 피형기관(1)상에 n⁺확산층(2), 절연막(3)이 순차적으로 형성된 후 상기 절연막(3)상에 폴리실리콘 게이트(4A), (4B)가 형성되고, 상기 n⁺확산층(2)과 폴리실리콘 게이트(4A)에 캐패시터의 두 단자(A), (B)가 각기 접속되어 구성된 것으로, 이의 작용을 설명하면 다음과 같다.1 is a cross-sectional view of a general MOS capacitor, as shown therein, after the n ⁺ diffusion layer 2 and the insulating film 3 are sequentially formed on the structure 1, and then the polysilicon gate 4A is formed on the insulating film 3. ), (4B) is formed, and the two terminals (A) and (B) of the capacitor are connected to the n ⁺ diffusion layer 2 and the polysilicon gate 4A, respectively. .

캐패시터의 용량을 변화시키기 위해서는 폴리실리콘 게이트(4A), (4B)간의 마스크옵션이 필요하며, 마스크옵션으로 결정된 캐패시터의 한 단자로 고정된 크기로 폴리실리콘 게이트(B)가 사용되고, 나머지 한 단자로 n⁺확산층(2)이 사용된다.To change the capacitance of the capacitor, a mask option between the polysilicon gates 4A and 4B is required, and a polysilicon gate B is used with a fixed size as one terminal of the capacitor determined as the mask option, and the other terminal n ⁺ diffusion layer 2 is used.

상기 폴리실리콘 게이트(4A), (4B)와 n⁺확산층(2) 사이에 절연막(3)이 존재하여 두 단자(A), (B) 사이에 전위차가 생길 때 이 절연막(3)에 전하가 축적되어 콘덴서 기능을 발휘하게 되는 것이다.When the insulating film 3 exists between the polysilicon gates 4A, 4B, and n ⁺ diffusion layer 2, a potential difference is generated between the two terminals A and B, so that electric charges in the insulating film 3 Accumulate and exhibit the condenser function.

그러나 이와 같은 종래의 모스 캐패시터에 있어서는 필요에 따라 캐패시터의 용량을 조정하기 위해서는 마스크옵션을 필요로 하게 되는데, 이는 디자인과 프로세싱에 의해 결정되어지며, 이렇게 결정된 캐패시터의 용량을 다시 조정하기 위해서는 또다시 마스크옵션을 사용해야 하므로 각각의 시스템에서 필요로 하는 용량의 캐패시터를 제조하기 위해서는 번거로운 공정과 경제적 부담을 감수해야 하는 문제점이 있었다.However, in such a conventional MOS capacitor, a mask option is required to adjust the capacity of the capacitor as needed, which is determined by design and processing, and again to adjust the capacity of the determined capacitor again. Because of the use of options, manufacturing a capacitor with the capacity required by each system had to be a cumbersome process and costly burden.

본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 마스크를 사용하지 않고, 외부의 프로그램 로직에 따라 캐패시터의 용량을 조정할 수 있게 창안한 것으로, 이를 첨부한 도면에 의하여 상세히 설명한다.The present invention was devised to adjust the capacity of a capacitor according to external program logic without using a mask in order to solve such a conventional problem, which will be described in detail with reference to the accompanying drawings.

제 2 도는 본 발명이 모스 캐패시터의 용량 조정회로에 대한 단면도로서 이에 도시한 바와같이, P형기판(11)의 중앙부에 n⁺확산층(12A1), 절연막(12A2), 폴리실리콘 게이트(12A3)를 순차적으로 형성하여 기본 캐패시터(12A)를 형성함과 아울러, 상기 기본 캐패시터(12A)의 양측에 그 기본 캐패시터(12A)와 같은 구조의 확장용 캐패시터(12B), (12C)를 형성하고, 상기 기본 캐패시터(12A)와 확장용 캐패시터(12B), (12C)의 사이에 외부의 제어신호에 의해 온될 때 n⁺확산층(12A1, 12B1), (12A1, 12C1)을 각기 연결시켜주는 엔모스(13A), (13B)를 각각 형성하며, 상기 캐패시터(12A), (12B), (12C)의 폴리실리콘 게이트(12A3), (12B3), (12C3)을 캐패시터의 타측단자(B)에 공통으로 콘택하고, 캐패시터(12A), (12B), (12C)의 n⁺확산층(12A1)을 엔모스(14)를 통해 캐패시터의 일측단자(A)에 접속하여 구성한 것으로, 이와 같이 구성한 본 발명의 작용 및 효과를 첨부한 제 3 도 및 제 4 도를 참조하여 상세히 설명하면 다음과 같다.2 is a cross-sectional view of a capacitance adjusting circuit of a MOS capacitor, in which the n ⁺ diffusion layer 12A1, the insulating film 12A2, and the polysilicon gate 12A3 are placed in the center of the P-type substrate 11, as shown therein. Formed sequentially to form the basic capacitor 12A, and on both sides of the basic capacitor 12A to form the expansion capacitors 12B, 12C having the same structure as the basic capacitor 12A, and the basic NMOS 13A connecting n ⁺ diffusion layers 12A1, 12B1, 12A1, 12C1, respectively, when turned on by an external control signal between capacitor 12A and expansion capacitors 12B, 12C. And (13B), respectively, and the polysilicon gates 12A3, 12B3, and 12C3 of the capacitors 12A, 12B, and 12C are commonly contacted to the other terminal B of the capacitor. a capacitor (12A), (12B), (12C) of n ⁺ diffusion layers (12A1), the NMOS 14 is the one configured by connected to one terminal (a) of the capacitor A, will be described in detail in this manner, see FIG. 3 and 4 in conjunction with the accompanying action and effect of the present invention is configured as follows.

게이트 신호 발생부(16)의 출력포트(P1), (P2)에 모두 로우(Low)가 출력되면 이에 의해 엔모스(13A), (13B)가 오프되므로 확장용 캐패시터(12B), (12C)는 캐패시터로서의 기능을 발휘하지 못하게 되며, 이때, 상기 게이트 신호 발생부(16)의 출력포트(P3)에 하이가 출력되면 이에 의해 엔모스(14)가 온되어 단자(A), (B) 사이에 연결된 기본 캐패시터(12A)만이 제 기능을 수행하게 된다.When both low outputs are output to the output ports P1 and P2 of the gate signal generator 16, the NMOSs 13A and 13B are turned off, thereby expanding capacitors 12B and 12C. Does not function as a capacitor. At this time, when high is output to the output port P3 of the gate signal generator 16, the NMOS 14 is turned on, thereby causing the terminals A and B to be interposed therebetween. Only the basic capacitor 12A connected to it will perform its function.

한편, 상기 게이트신호 발생부(16)의 출력포트(P2), (P3)에 하이가 출력되고 출력포트(P1)에 로우가 출력되면, 엔모스(13A)가 온되고, 이에 의해 기본 캐패시터(12A)에 확장용 캐패시터(12B)가 병렬접속되므로 양측단자(A), (B)에서 본 캐패시터의 용량은 기본 캐패시터(12A)만이 온되었을 때 보다 확장용 캐패시터(12B)의 용량만큼 증가된다.On the other hand, when high is output to the output ports P2 and P3 of the gate signal generator 16 and a low is output to the output port P1, the NMOS 13A is turned on, whereby the basic capacitor ( Since the expansion capacitor 12B is connected in parallel to 12A), the capacity of the capacitor seen from both terminals A and B increases by the capacity of the expansion capacitor 12B than when only the basic capacitor 12A is turned on.

그리고, 상기 게이트신호 발생부(16)의 출력포트(P1), (P3)에 하이가 출력되고 출력포트(P2)에 로우가 출력되면, 엔모스(13B)가 온되고, 이에 의해 기본 캐패시터(12A)에 확장용 캐패시터(12C)가 병렬접속되므로 양측단자(A), (B)에서 본 캐패시터의 용량은 기본 캐패시터(12A)만이 온되었을 때 보다 확장용 캐패시터(12C)의 용량만큼 증가된다.When high is output to the output ports P1 and P3 of the gate signal generator 16 and a low is output to the output port P2, the NMOS 13B is turned on, whereby the basic capacitor ( Since the expansion capacitor 12C is connected in parallel to 12A), the capacity of the capacitor seen at both terminals A and B is increased by the capacity of the expansion capacitor 12C than when only the basic capacitor 12A is turned on.

또한, 상기 게이트신호 발생부(16)의 출력포트(P1), (P2), (P3)에 모두 하이가 출력되면, 이에 의해 엔모스(3A), (13B), (14)가 모두 온되므로 상기 기본 캐패시터(12A)에 확장용 캐패시터(12B), (12C)가 병렬접속되어 양측단자(A), (B)에서 본 캐패시터의 용량은 최대가 된다.In addition, when high is output to all of the output ports P1, P2, and P3 of the gate signal generator 16, the NMOSs 3A, 13B, and 14 are all turned on. The expansion capacitors 12B and 12C are connected in parallel to the basic capacitor 12A so that the capacity of the capacitors seen from both terminals A and B becomes maximum.

여기서, 미설명된 제 1 도의 스위치(SW1), (SW2)는 엔모스(13A), (13B)의 작용을 설명하기 위해 가상적으로 도시한 것이다.Here, the switches SW1 and SW2 of FIG. 1 which are not described are shown virtually to explain the operation of the NMOSs 13A and 13B.

이상에서 상세히 설명한 바와같이 외부에서 공급되는 게트이신호에 제대로 따라 엔모스를 구동시켜 기본 캐패시터에 확장용 캐패시터가 전기적으로 연결되게 함으로써 마스크옵션에 따른 시간적 경제적 손실을 방지할 수 있는 효과가 있다.As described in detail above, the externally supplied gate drives the NMOS properly according to the signal so that the expansion capacitor is electrically connected to the basic capacitor, thereby preventing time and economic losses due to the mask option.

Claims

The n ⁺ diffusion layer 12A1, the insulating film 12A2, and the polysilicon gate 12A3 are sequentially formed in the center portion of the P-type substrate 11 to form the base capacitor 12A, and the base capacitor 12A Expansion capacitors 12B and 12C having the same structure as the basic capacitor 12A are formed on both sides, and an external control signal between the basic capacitor 12A and the expansion capacitors 12B and 12C. When turned on by n ⁺ diffusion layers (12A1, 12B1), (12A1, 12C1) to form the NMOS (13A), (13B), respectively, to form the capacitor (12A), (12B), (12C) Polysilicon gates (12A3), (12B3), and (12C3) of () are commonly contacted to the other terminal (B) of the capacitor, and the n ⁺ diffusion layers (12A1) of the capacitors (12A), (12B), and (12C). A variable MOS capacitor, characterized in that configured by connecting to one terminal (A) of the capacitor through the NMOS (14).