KR960015009B1 - 대수 중간 주파수 증폭기 - Google Patents

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KR960015009B1
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가쯔지 기무라
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닛본덴기 가부시끼가이샤
세끼모또 타다히로
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Abstract

내용없음.

Description

대수 중간 주파수 증폭기
제1도는 종래의 의사 대수 IF 증폭기의 한 예를 도시한 회로도.
제2도는 본 발명의 제 1 실시예에 따른 C-MOS 대수 IF 증폭기의 회로 블록도.
제3도는 본 발명의 제2 실시예에 따른 C-MOS 대수 IF 증폭기의 회로 블록도.
제4도는 제2도는 또는 제3도에 도시된 증폭기에 사용될 정류기의 한 예를 도시한 회로도.
제5도는 제2도 또는 제3도에 도시된 증폭기에 사용될 정류기의 다른 예를 도시한 회로도.
제6도는 본 발명의 제3 실시예에 따른 의사 대수 IF 증폭기의 회로도.
제7도는 제6도에 도시된 증폭기의 특성도.
제8도는 본 발명의 제4 실시예에 따른 의사 대수 IF 증폭기의 회로도.
제9도는 본 발명의 제5 실시예에 따른 의사 대수 IF 증폭기의 회로도.
제10도는 제9도에 도시된 증폭기에 사용될 반파 정류기의 회로도.
* 도면의 주요 부분에 대한 부호의 설명
A1,A2...,An : IF 증폭기 A1',A2',… An' : 차동 증폭기
B1,B2,…,Bn : 정류기 C : 가산기
CA1,CA2,…,CAn ; CB1,CB2,…,CBn : 캐패시터
(M11,M12),(M21,M22),…,[(M(n+1)1,M(n+1)2] : 비평형 차동 트랜지쌍 S : 감산 회로
T1,T2,T3,T4,M1,M2,M3,M4 : MOS 트랜지스터
VDD : 전원
본 발명은 대수 중간 주파수(IF) 증폭기에 관한 것으로, 특히 진(true) 대수 특성 또는 의사(pseudo) 대수 특성을 갖는 대수 중간 주파수 증폭기에 관한 것이다.
일반적으로, 대수 중간 주파수(IF) 증폭기는 다단 접속 방식으로 서로 캐스케이드 접속된 IF 증폭기, 연속 방식으로 이 IF 증폭기의 출력 신호를 수신하기 위한 정류기, 및 서로에 이 정류기들의 모든 출력 신호를 가산하기 위한 가산기를 포함하고, 일반적으로 바이폴라 집적회로상에 형성된다. 이것은 바이폴라 트랜지스터가 수신된 입력의 관점에서 고려되는 경우에 감도 열화에서 뿐만 아니라 잡음 특성에서 우세하다는 양호한 사실에 기초하고, 바이폴라 트랜지스터가 높은 구동성(drivability) 등을 갖기 때문에 저임피던스 또는 대용량에서도 구동될 수 있다.
최근에, C-MOS 대수 IF 증폭기는 C-MOS 집적회로의 장점을 효과적으로 사용하기 위한 요청에 따라 개발되었다. 그러나, 이 경우에 다음 문제점이 구조적인 근거로 지적되었다.
C-MOS 트랜지스터 1/f의 큰잡음을 발생시키므로 수신 입력의 관점에서 감도의 열화를 방지하기 위해 저역측을 차단하는 중간 주파수(IF) 대역을 갖는 것을 요구한다. 이 저역측을 차단하기 위해 소위 HPF(고역 통과 필터) 특성이 결합 캐패시터를 통해 다단 캐스케이드 접속 방식으로 IF 증폭기를 제공함으로써 동등하게 얻어질 수 있다. 그러나, 이 경우에 삽입될 결합 캐패시터는 저용량이어야 한다. 한편, 결합 캐패시터를 통하는 IF 증폭기의 다단 접속부는 각각의 IF 증폭기의 출력 신호를 수신하는 정류기가 신호 파형을 미분하여 각 정류기 출력의 직류값을 변화시키는 것을 용이하게 한다. 그 결과, 양호한 선형 대수 특성을 얻기 위해, 각 정류기 입력 신호의 주파수 대역을 저주파수 측으로 확장시키는 것이 필수불가결하게 요구된다. 즉, 삽입하여 사용될 결합 캐패시터의 용량이 증가되는 것을 요구한다.
따라서, 실제로 C-MOS 대수 IF 증폭기를 실현하기 위하여, 사용될 결합 캐패시터의 용량에 대하여 상기한 바와 같이 모순된 요구를 충족시켜야 하는 이러한 문제점이 야기된다. 부수적으로, 사용될 결합 캐패시터의 용량이 증가되는 경우에 ,IF 증폭기 자체의 구동성에 대한 문제점도 발생시킨다.
다음, 다변형 라인 근사형의 의사 대수 IF 증폭기가 C-MOS 집적회로상에 형성될 때 예를 들어 제1도에 도시된 회로가 종래 기술 분야에 공지되어 있다. 이 회로는 일본국 특허 출원 공개 제62-292010호에 기술되어 있는데, 이는 MOS 트랜지스터 쌍(T01,T01),(T02,T02),…, 및 ( T0n,T0n) 및 정전류원(I01,I02,…, 및 I0n)으로 각각 구성된 n개의 차동 증폭기를 포함하고 있다. 이 차동 증폭기는 제n단의 접속 방식으로 캐스케이드된다. 제1 내지 제n단의 차동 증폭기는 2개의 트랜지스터 쌍(T11 및 T1k),(T21 및 T2k),…,와 (Tn1 및 Tnk), 및 이 2개의 트랜지스터 쌍들을 구동하기 위한 n개의 정전류원(I11,I12,…, 및 I1n)을 각각 포함하는 전파 정류기에 접속되어 있다. 제(n+1)단의 차동 증폭기는 2개의 MOS 트랜지스터 쌍[T(n+1) 및 T(n+1)k] 및 이 트랜지스터 쌍을 구동시키기 위한 2개의 정전류원[In(n+1)]을 포함하고 제n단에서 차동 증폭기의 출력 신호를 수신하는 전파 정류기를 갖고 있다.
전파 정류기를 형성하는 2(n+1)개의 트랜지스터 쌍(T11 및 T1k),(T21 및 T2k),…, 및 [T(n+1)1 및 T(n+1)k] 각각은 1 : k(k>1)의 게이트 폭(W)와 게이트 길이(L)의 비(W/L)을 갖고 있어서 비형평 차동쌍을 형성한다. 다음, 각 2쌍에서, 1의 게이트 폭(W)와 게이트 길이(L)의 비(W/L)을 갖는 트랜지스터(T11 및 T11),(T21 및 T21),…, [T(n+1)1 및 T(n+1)1]은 공통으로 각각 접속된 드레인 및 게이트를 갖고 있다. 한편, k의 비(W/L)을 갖는 트랜지스터, 또는 트랜지스터(T1k 및 T1k),(T2k 및 T2k),…, 및 [T(n+1)k 및 T(n+1)k]는 공통으로 각각 접속된 드레인 및 게이트를 갖고 있다.
제(n+1)단 다음에, 3개의 MOS 트랜지스터 쌍(T10,T20),(T30,T40) 및 (T50,T60)을 포한하는 가산기가 제공되고, 이는 제 1 단 내지 제(n+1)단의 전파 정류기의 출력을 가산한다.
상기와 같이 배열된 의사 대수 1F 증폭기에서 다음과 같은 동작이 설명된다.
먼저, 상호 콘덕턴스 파라미터는 제 1단에서 트랜지스터(T11)의 게이트 폭과 게이트 길이의 비(W11/L11)의 항으로서 다음과 같이 표시된다.
여기에서,n은 MOS 트랜지스터의 이동도: Cox는 단위 면적당 게이트 산화물막 용량이다.
부수적으로, 제 1 단의 트랜지스터 쌍(T11 및 T1k)에서 트랜지스터(T11)의 게이트 폭과 게이트 길이의 비와 다른 트랜지스터(T1k)의 비 사이의 비 k는 다음과 같이 표시된다.
또한, 부수적으로, 제 1 단의 2개의 트랜지스터 쌍(T11 및 T1k)에서, 각각의 트랜지스터의 게이트-소스 전압이 Vgs1,Vgs2,Vgs3,Vgs4로 표시되고 각 트랜지스터의 임계 전압이 Vt로 표시되면, 각각의 트랜지스터(I1,I2,I3 및 I4)의 전류는 다음과 같이 표시된다.
여기에서, 이 전류(I1,I2,I3 및 I4)는 다음과 같은 제 1 단의 정전류원의 전류(I11)의 항으로 표시된다.
또한, 제 1 단의 2개의 트랜지스터 쌍(T11 및 T1k)의 입력 전압(VIN)은 다음과 같이 트랜지스터의 게이트-소스 전압( Vgs1,Vgs2,Vgs3 및 Vgs4)의 항으로 표시된다.
그 결과, 2개의 트랜지스터 쌍(T11 및 T1k)의 출력 전류(△I1)은 다음과 같이 표시된다.
식(10)으로부터 알 수 있는 바와 같이, 출력 전류(△I1)은 입력 전압(VIN)에 대하여 제곱 전파 정류 특성을 갖는다는 것을 알 수 있다.
상기와 동일한 방식으로, 제 2 단의 2개의 트랜지스터 쌍(T21 및 T2k)의 출력 전류(△I2),…, 및 2개의 트랜지스터 쌍[T(n+1)1 및 T(n+1)k]의 출력 전류(In+1)은 각각 다음과 같이 표시된다.
여기에서, 각 단의 출력 전류((△I1,△I2,…,△In+1) 및 정전류원[I11,I22,…, 및 In(n+1)]은 다음 식(13) 내지 (15)로 표시되는 것을 알 수 있다.
이것은 각 단의 입력 전압(VIN) 및 출력 전압(V1,V2,…,VOUT)이 커질지라도, 출력 전류(△I1,△I2,…,△In+1)은 항상 식(13) 내지 (15)에 표시된 각 범위 내에 있다는 것을 의미한다. 부수적으로, 전압(V1,V2,…,VOUT)은 각 단위 차동 증폭기의 출력 전압이고 입력 전압(VIN)이 점차 증가될 때, 이 전압들은 VOUT,…,V2 및 V1 순서로 연속적으로 포화된다.
또한, 3개의 MOS 트랜지스터 쌍(T10,T20),(T30,T40) 및 (T50 및 T60)으로 구성되는 가산기의 출력 전류(IOUT)은 다음과 같이 표시된다.
그 결과, 각 단의 정전류원의 정전류값(I01,I02,…, 및 I0n), 및 각 트랜지스터의 드레인에 접속될 저항기의 저항값(R01,R02,…, 및 R0n)을 적절히 설정함으로써, 각 단의 차동 증폭기의 최대 출력 전압은 일정한 신호를 발생시킬 수 있다. 이것은 출력 전류(IOUT)의 특성이 대략 입력 전압(VIN)에 대한 대수 특성으로 이루어질 수 있다는 것을 의미한다.
상기와 같이 배열된 종래의 의사 대수 IF 증폭기에서, 2개의 비평형 차동 트랜지스터 쌍의 1개의 전파 정류기를 형성하고, 그 결과, 정류기에서 보다 2배의 수로 사용될 것이 요구되는 정전류원은 큰 전류를 소모하는 문제점을 발생시킨다. 부수적으로, 회로 구조의 관점에서 고려하면, 1개의 정류기가 2개의 비평형 차동 증폭기 쌍을 사용하므로, 회로 크기는 상당히 커진다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 삽입될 결합 캐패시터의 용량에 대한 모순된 요구를 충족시킬 수 있어서 C-MOS 집적회로상에 형성되는 대수 IF 증폭기를 제공하려는 것이다.
본 발명의 다른 목적은 회로의 크기를 감소시킬 뿐만 아니라 전력이 소모를 감소킬 수 있는 의사 대수 IF 증폭기를 제공하려는 것이다.
본 발명과 관련된 출원으로서, 동일 출원인에 의해 출원된 일본국 특허 출원 제2-292866호 ; 이에 대응하는 미합중국 특허 출원 제784,102호 ; 및 유럽 국내 특허에 기초한 영국, 독일과 프랑스 특허 출원 제91310038.4호가 있다.
1) 본 발명의 제 1 특징에서, C-MOS 대수 1F 증폭기는 C-MOS 집적회로로 실현될 수 있도록 제공된다.
이 특징의 C-MOS 대수 IF 증폭기는 제 1 결합 캐패시터를 통해 서로 캐스케이드 접속된 다수의 IF 증폭기, 상기 제 1 결합 캐패시터의 용량과 상이한 제 2 결합 캐패시터를 통해 IF 증폭기들 중 대응하는 1개의 IF 증폭기로부터의 신호를 각각이 수신하는 다수의 정류기 및 정류기의 출력 신호를 서로 가산하기 위한 가산기를 포함하고 있다.
상기와 같이 배열된 C-MOS 대수 IF 증폭기에서 제1 및 제 2 결합 캐패시터는 서로 직렬로 양호하게 접속되어 그들을 통해 IF증폭기와 캐스케이드 접속한다. 정류기 각각은 대응하는 제1 및 제 2 결합 캐패시터의 접속점에 IF 증폭기들 중 대응하는 1개의 IF 중폭기의 출력 신호가 인가된다.
본 발명에 사용될 IF 증폭기는 구조에 있어서 특정하게 제한되지 않아서 임의로 구조된 IF 증폭기가 사용될 수 있고 본 발명에 사용될 정류기가 구조면에서 특정하게 제한되지 않아서 반파 또는 전파 정류기 모두가 사용될 수 있다.
이 특징의 C-MOS 대수 IF 증폭기에서, IF 증폭기는 제 1 결합 캐패시터를 통해 서로 접속되고 정류기는 제 1 결합 캐패시터의 용량과 상이한 제 2 결합 캐패시터를 통해 서로 접속된다. 그 결과, 각각 최적의 용량값에서 제1 및 제2 결합 캐패시터를 설정함으로써, IF 증폭기의 각각은 저역측을 차단하는 주파수 대역을 가질 수 있고 정류기 각각은 저역측으로 확장되는 주파수 대역을 가질 수 있다. 따라서, IF 증폭기의 (1/f)잡음이 감소될 수 있어서 잡음 지수(NF)의 열화를 제한한다. 부수적으로, 정류기의 입력 대역이 저역측으로 확장될 수 있어서, 초과한 신호 차이를 제거하고 대수 특성의 선형성을 포지티브 상태로 유지시킨다. 결과적으로, 본 발명에 따른 C-MOS 대수 IF 증폭기는 C-MOS 집적회로로 실현될 수 있다.
(2) 본 발명의 제 2 특징에서, C-MOS 집적회로상에 실현될 수 있는 의사 대수 IF 증폭기가 제공된다.
이 증폭기는 2가지 형태, 즉 제 1 형 및 제 2 형을 갖는다.
제 1 형의 의사 대수 IF 증폭기는 다수 단으로 캐스케이드 접속된 다수의 차동 증폭기, 상기 단들 중 제 1단의 차동 증폭기의 입력 신호를 수신하기 위한 제 1 반파 정류기, 제 1단에서의 증폭기와 다른 차동 증폭기를 중 대응하는 1개의 차동 증폭기의 출력 신호를 각각 수신하는 다수의 제 2 반파 정류기, 및 제1 및 제 2 정류기 출력의 직류 성분을 가산하기 위한 가산기를 포함하고 있다. 제1 및 제 2 정류기 각각은 게이트 폭과 게이트 길이의 비에 있어서 서로가 상이한 1개 이상의 비평형 차동 증폭기 쌍을 갖고 있어서 제1 및 제 2 정류기의 차동 출력 전류의 직류 성분을 출력한다.
제 2형의 의사 대수 IF 증폭기는 다수 단으로 캐스케이드 접속된 다수의 차동 증폭기, 상기 단들 중 제 1 단의 차동 증폭기의 입력 신호를 수신하기 위한 제 1 반파 정류기, 각각이 제 1 단에서의 증폭기와 다른 차동 증폭기들 중 대응하는 1개의 차동 증폭기의 출력 신호를 수신하는 다수의 제 2 반파 정류기, 및 제1 및 제 2 반파 정류기 출력을 가산하여 가산된 직류 성분을 출력하거나 직류 성분을 발생시키 위해 제1 및 제 2 정류기의 출력을 수신하여 각각에 가산하기 위한 가산기를 포함하고 있다. 제 1 형과 마찬가지로, 제1 및 제2 정류기 각각은 게이트 폭과 게이트 길이의 비에 있어서 서로가 상이한 1개 이상의 비평형 차동 트랜지스터 쌍을 갖고 있으나 제1 및 제 2 정류기가 제 1 형과 상이하게 구성되어 차동 출력 전류를 직접 출력하기에 적합하다.
이 특징의 제 1 형 및 제 2 형의 의사 대수 IF 증폭기에서, 게이트 폭과 게이트 길이의 비가 상이한 2개 이상의 비평형 차동 트랜지스터 쌍이 제공되는 경우에, 상당히 작은 게이트 폭과 게이트 길이의 비를 갖는 트랜지스터 각각이 각각 공통으로 접속된 드레인 및 게이트를 갖고 있고, 상당히 큰 게이트 폭과 게이트 길이의 비를 갖는 트랜지스터 각각이 공통으로 접속된 드레인 및 게이트를 갖고 있다.
본 발명에 따른 의사 대수 IF 증폭기에서, 1개 이상의 비평형 차동 트랜지스터 쌍을 갖고 있는 반파 정류기가 정류기로서 사용되고 그것의 차동 출력 전류의 직류 성분이 가산되거나 차동 출력 전류가 가산된 다음 직류 성분이 취해진다. 그 결과, 전류 소비 및 회로 크기가 양호하게 감소될 수 있다.
부수적으로, 2개 이상의 비평형 차동 트랜지스터 쌍들이 제공되는 경우에, 대수 특성의 선형성은 차동 트랜지스터들 중 1쌍이 사용되는 경우와 비교하여 개량된다.
본 발명의 양호한 실시예들이 제2도 내지 제 10도를 참조하여 다음에 기술되어 있다.
[제 1 실시예]
제2도는 본 발명의 제 1 실시예에 따른 C-MOS 대수 IF 증폭기를 도시한 것인데, 다수의 IF 증폭기(A1,A2,…)는 IF 신호를 연속으로 증폭시키기 위해 다단 접속 방식으로 캐스케이드된다. 다단 캐스케이드 접속 증폭기(A1,A2…)는 증폭기의 출력 신호를 각각 정류하기 위해 증폭기에 접속된 정류기(B1,B2,…)를 갖고 있다. 정류기(B1,B2,…)의 출력 신호는 서로 가산되고 출력되도록 가산기(C)에 전송된다. IF 증폭기(A1,A2,…), 정류기(B1,B2,…) 및 가산기(C)는 각각 MOS 트랜지스터들로 이루어져 있다.
이 IF 증폭기(A1,A2,…)는 이 IF 증폭기들 중 각각 인접한 2개의 증폭기들 사이에서 직렬로 접속된 2개의 캐패시터를 통해 서로 캐스케이드 접속된다. IF 증폭기(A1,A2,…)의 각각은 증폭기들 사이에 직렬로 접속된 2개의 캐패시터의 접속점에서 이 정류기(B1,B2,…)들 중 대응하는 1개의 정류기에 접속된다. 즉, IF 증폭기(A1 및 A2)는 그들 사이에 직렬로 배치된 캐패시터(CA1 및 CB1)을 통해 서로 캐스케이드 접속된다. IF 증폭기(A1)은 캐패시터(CA1 및 CB1)의 접속점에서 정류기(B1)에 접속된다. 부수적으로, IF 증폭기(A2 및 A3)은 그들 사이에 직렬로 배치된 캐패시터(CA2 및 CB2)를 통해 서로 캐스케이드 접속되고, IF 증폭기(A2)는 캐패시터(CA2 및 CB2)의 접속점에서 정류기(B2)에 접속되어 있다. IF 증폭기(A3 및 A4),(A4 및 A5),…는 상기와 동일한 방식으로 서로 캐스케이드 접속되고 정류기(B3,B4,…)에 대응하여 접속된다.
다음의 설명에서, IF 증폭기(Ai), 정류기(Bi) 및 캐패시터(CAi 및 CBi)(i=1,2,…)는 전형적으로 증폭기, 정류기 및 캐패시터를 각각 표시하고 있다. 그러므로, 정류기(Bi)에 대한 입력 신호가 MOS 트랜지스터의 게이트에 공급되어서 입력 임피던스는 높아지고 게이트에 바이어스되는 직류가 높은 입력 임피던스를 발생시킬 수 있다. 그 결과, 정류기(Bi)의 입력 임피던스를 무시하면, 캐패시터(CAi 및 CBi)의 결합 용량(Ci)는 대략 다음 식과 같다.
즉, IF 증폭기[Ai 및 A(i+1)]은 결합 캐패시터(Ci)를 통해 서로 결합되고 IF 증폭기(Ai) 및 정류기(Bi)는 캐패시터(CAi)의 용량을 통해 서로 결합된다.
부수적으로, 주파수 대역의 저역측이 각각의 결합 캐패시터의 차동 특성(HPF 특성)에 의해 결정된다. 그 결과, IF 증폭기(Ai)의 저역측 차단 주파수 (fcIFi)와 정류기(Bi)의 저역측 차단 주파수(fcRECTi)의 비는 다음과 같이 표시된다.
식(18)로부터, IF 증폭기(Ai)의 저역측 차단 주파수(fcIFi)의 저역측은 정류기(Br)의 저역측 차단 주파수(fcRECTi)와 비교하여 높아질 수 있다는 것을 알 수 있다.
이 경우에, IF 증폭기(Ai)의 부하 용량은 결합 용량(Ci)이나, 식(17)로부터 CAi=CBi=Co이면 Ci=(1/2)Co인데, 이것은 IF 증폭기(Ai)의 중간단 결합 캐패시터의 용량은 정류기(Bi)의 결합 캐패시터의 용량의 1/2이 된다는 것을 의미한다. 그 결과, 식(18)로부터, fcIFi=2fcRECTi가 얻어지는데, 이것은 정류기(Bi)의 저역측 차단 주파수가 IF 증폭기(Ai)의 주파수의 1/2로 감소된다는 것을 의미한다.
결과적으로, 본 발명에 따른 IF 증폭기는 주파수 대역의 저역측이 차단되지만, 정류기는 주파수 대역이 저역측으로 확장되게 하여 대수 IF 증폭기는 심각한 문제점을 발생시키지 않고 C-MOS 집적회로상에 형성된다.
[제 2 실시예]
제3도는 본 발명의 제 2 실시예에 따른 C-MOS 대수 IF 증폭기를 도시하고 있다. 제3도에서, IF 증폭기(Ai)는 캐패시터(CBi)를 통해 IF 증폭기 [A(i+1)]에 접속되고 용량이 캐패시터(CAi)의 것과 상이한 캐패시터(CBi)를 통해 정류기(Bi)에 접속된다. 다른 구성부품은 제 1 실시예에서 설명된 바와 같이 배열된다.
이 실시예의 C-MOS 대수 IF 증폭기는 제 1 실시예에서 도시된 바와 같이 동일한 효과를 얻을 수 있다.
[제 1 및 제 2 실시예에 사용될 정류기의 제 1 예]
제 1 및 제 2 실시예에서, C-MOS 트랜지스터로 이루어진 소정의 회로는 임의로 정류기(Bi)로서 사용될 수 있다. 그러나, 이 경우에 제곱 회로(squaring circuit)는 제4도에 도시된 바와 같은 예로서 지정될 수 있는데, 이는 이 증폭기에 발명자와 동일인에 의한 일본국 특허 공개 제63-24377호에 기술되어 있어서 제곱 전파정류기로서 사용될 수 있다.
제4도에서, 제곱회로는 게이트 폭과 게이트 길이의 비(W1/L1)을 갖는 MOS 트랜지스터(T1) 및 게이트 폭과 게이트 길이의 비(W2/L2)를 갖는 MOS 트랜지스터(T2)로 구성되는 제 1 차동 트랜지스터 쌍, 및 트랜지스터(T1)의 것과 동일한 비(W1/L1)을 갖는 MOS 트랜지스터(T3) 및 트랜지스터(T2)의 것과 동일한 비(W2/L2)를 갖는 MOS 트랜지스터(T4)로 구성되는 제 2 차동 트랜지스터 쌍을 포함하고 있다. 이 경우에 비(W1/L1)이 1이며, 비(W2/L2)는 k가 된다. 트랜지스터(T1 및 T2)는 공통으로 접속된 소스를 갖고 있는 트랜지스터(T3 및 T4)는 공통으로 접속된 소스를 갖고 있는데, 접속점들을 통해 정전류원(I0)에 각각 접속된다. 트랜지스터(T1)의 게이트는 트랜지스터(T4)의 게이트에 접속되고 트랜지스터(T2)의 게이트는 트랜지스터(T3)의 게이트에 접속된다. 트랜지스터(T1)의 콜렉터는 트랜지스터(T3)의 콜렉터에 접속되고 트랜지스터(T4)의 콜렉터는 트랜지스터(T4)의 콜렉터에 접속된다. 입력 전압(VIN)은 트랜지스터(T1 및 T4)의 공통 게이트의 양단, 및 트랜지스터(T2 및 T3)의 공통 게이트의 양단에 인가되는데, 게이트 폭과 게이트 길이는 서로가 상이하다. 트랜지스터(T5 및 T6)의 각각은 전류 미러 회로의 일차측 트랜지스터이다. 감산 회로(S)는 제 1 차동쌍의 출력 라인으로 흐르는 전류에서 제 2 차동쌍의 출력 라인으로 흐르는 전류를 감한다. VDD는 전원이다.
상기와 같이 배열된 회로에서, 그 특징은 다음과 같다.제 1 차동쌍의 트랜지스터(T1 및 T2)의 드레인 전류(Id1 및 Id2), 및 제 2 차동쌍의 트랜지스터(T3 및 T4)의 드레인 전류(Id3 및 Id4)는 다음과 같이 표시된다.
여기에서, VGS1,VGS2,VGS3 및 VGS4는 트랜지스터(T1,T2,T3 및 T4) 각각의 게이트-소스 전압이고, VT는 각 트랜지스터의 임계 전압이다.
이 식들에서, MOS 트랜지스터 전자의 이동도가 μn로 표시되고 MOS 트랜지스터의 단위 면적 당 게이트 산화물막 용량은 Cox로 표시되면, 다음 식이 얻어진다.
부수적으로, 정전류원의 정전류값(I0) 및 입력 전압(VIN)은 다음과 같이 표시될 수 있다.
여기에서, △Id I를 식(29)와 같이 정의하면,
다음 식을 얻을 수 있다.
부수적으로, △Id II들 식(31)과 같이 정의하면,
다음 식을 얻을 수 있다.
그러므로, 다음 식(33)과 같이 된다.
식(33)으로부터 전류차(△Id)가 입력 전압(VIN)의 제곱항을 포함하고 있다. 반면에, 전류차(△Id)는 다음식과 같이 표시될 수 있다.
식(34)로부터, 입력 전압(VIN)의 제곱항을 포함하는 식(33)으로 표시된 출력 전류가 감산회로(S)에 의해 얻어질 수 있다.
상기한 바와 같이, 제곱 특성은 제4도에 도시된 바와 같이 배열된 간단한 회로로써 얻어질 수 있는데, 게이트 폭과 게이트 길이의 비(W/L)가 서로 상이한 2개의 트랜지스터로 구성되는 2개의 차동쌍을 포함하고 동일한 게이트 폭과 게이트 길이의 비(W/L)을 갖는 트랜지스터는 서로 공통으로 접속된 드레인을 갖고 있으나, 아직 그 출력은 위상이 반대이다.
[ 제1 및 제 2 실시예에서 사용될 정류기의 제 2 예]
이 실시예에 사용될 제곱회로의 다른 예가 제 5도에 도시되어 있는데, 4개의 MOS 트랜지스터를 포함하고 있다. 제5도에서, MOS 트랜지스터(M1 및 M2)는 다음 식에 의해 얻어지는 정전류원(I0)에 의해 구동될 제 1 차동 트랜지스터 쌍으로 구성되고, MOS 트랜지스터(M3 및 M4)는 정전류원에 의해 구동될 제 2 차동 트랜지스터 쌍으로 구성되어 있다.
또한, 제5도에서, 트랜지스터(M1)의 드레인은 트랜지스터(M3)의 드레인에 접속되고 트랜지스터(M2)의 드레인은 트랜지스터(M4)의 드레인에 접속된다. 트랜지스터(M1)의 게이트는 트랜지스터(M4)의 게이트에 접속되고, 트랜지스터(M2)의 게이트는 트랜지스터(M3)의 게이트에 접속된다.
제 1 차동쌍에서, 트랜지스터(M1)의 게이트 폭(W1)과 게이트 길이(L1)의 비(W1/L1)이 1이면, 트랜지스터(M2)의 게이트 폭(W2) 및 게이트 길이(L2)의 비가 k2이다. 즉, 식(24)가 만족될 수 있다.
제 2 차동쌍을 참조하면, 트랜지스터(M3)의 게이트 폭(W3)과 게이트 길이(L3)의 비(W3/L3)은 트랜지스터(M4)의 게이트 폭(W4)와 게이트 길이(L4)의 비(W4/L4)와 동일한데, 다음과 같이 k2의 항으로 표시될 수 있다.
그 결과, 제 1 차동쌍의 트랜지스터(M1 및 M2)의 드레인 전류(Id1' 및 Id2')가 각각 다음과 같이 표시될 수 있는데, 여기에서, VGS1' 및 VGS2'는 트랜지스터(M1 및 M2)의 게이트-소스 전압을 각각 나타낸다.
부수적으로, 정전류(I0) 및 입력 전압(VIN)은 각각 다음 식과 같이 얻어진다.
여기에서, Id1' 및 Id2'의 차이가 IdP 또는 △IdP로 표시된다.
이 식은 다음과 같이 얻어진다.
이와 유사하게, 트랜지스터(M3 및 M4)의 드레인 전류(Id3' 및 Id4')는 각각 다음과 같이 표시될 수 있다.
부수적으로, 정전류 및 입력 전압은 각각 다음 식과 같이 표시될 수 있다.
여기에서, Id3' 및 Id4'의 차이가 IdQ 또는 △IdQ로 표시된다.
이 식은 다음과 같이 얻어진다.
그 결과, 차동 출력 전류(I)는 다음 식과 같이 얻어질 수 있다.
식(49)으로부터, 입력 전압(VIN)의 제곱에 비례하는 이러한 차동 출력 전류(△I)가얻어질 수 있다는 것을 알 수 있다.
상기한 바와 같이, 제곱 회로는 각 차동쌍이 게이트 폭과 게이트 길이의 비가 최적인 2개의 트랜지스터로 구성되는 2개의 차동쌍을 포함하여 차동 입력을 형성하고 제곱 회로는 트랜지스터의 분산에 의한 임계 전압변화에 좌우되지 않는다.
[제 3 실시예]
제6도는 본 발명의 제 3 실시예에 따른 의사 대수 IF 증폭기를 도시하고 있는데, n단 접속 방식으로 캐스케이드된 n개의 차동 증폭기(A1',A2',…, 및 An'), 제 1 단의 차동 증폭기(A1')에 입력 신호를 수신하기 위한 제 1 반파 정류기 , 제 1 내지 제 n단으로부터 차동 증폭기(A1',A2',…, 및 An')의 출력 신호를 각각 수신하는 n개의 제 2 반파 정류기, 및 이 반파 정류기의 출력 신호를 가산하기 위한 가산기를 포함하고 있다. 차동 증폭기(A1',A2',…, 및 An')는 특성에서 동일하고 또한 제1 및 n개의 제 2 반파 정류기는 구조에서 동일하다.
제 1 단의 반파 정류기는 게이트 폭과 게이트 길이의 비가 서로 상이한 n채널 MOS 트랜지스터(M11 및 M12)로 구성되는 비평형 차동 트랜지스터 쌍, 차동 전류를 발생시키기 위해 p채널 MOS 트랜지스터(M13 및 M14)로 구성되는 전류 미러 회로, 발생된 차동 전류로부터 교류 전류 성분을 소거하기 위한 캐패시터(C01), 및 정전류원(I01)을 포함하여 차동 출력 전류의 직류 성분을 출력한다. 캐패시터(C01)은 트랜지스터(M11 및 M12)의 드레인 사이에 제공되고 정전류원(I01)은 공통으로 접속된 트랜지스터(M11 및 M12)의 소스와 접지 사이에 제공된다. 공통으로 접속된 트랜지스터(M13 및 M14)의 드레인에는 전원(VDD)가 인가된다. 차동 증폭기(A1')에 대한 입력 전압(VIN)은 트랜지스터(M11 및 M12)의 게이트들 사이에 인가된다. 차동 출력 전류의 직류 성분 ()은 가산기의 MOS 트랜지스터(M20)의 게이트와 MOS 트랜지스터(M10)의 게이트 사이에 인가된다.
제 2 단의 제 2 반파 정류기는 제 1 단의 것과 동일한 구조를 갖고 있고, 게이트 폭과 게이트 길이의 비가 서로 상이한 트랜지스터(M21 및 M22)로 구성되는 비평형 차동 트랜지스터 쌍, 차동 전류를 발생시키기 위해 트랜지스터(M23 및 M24)로 구성되는 전류 미러 회로, 발생된 차동 전류의 교류 성분을 소거하기 위한 캐패시터(C02), 및 정전류원(I02)을 포함하여서 차동 출력 전류의 직류 성분을 출력한다. 캐패시터(C02)는 트랜지스터(M21 및 M22)의 드레인들 사이에 제공되고 정전류원(I02)는 공통으로 접속된 트랜지스터(M21 및 M22)의 소스와 접지 사이에 제공된다. 공통으로 접속된 트랜지스터(M23 및 M24)의 드레인에는 전원(VDD)가 인가된다. 차동 증폭기(A1')의 출력 전압(V1)은 트랜지스터(M21 및 M22)의 게이트들 사이에 인가된다. 차동 출력 전류의 직류 성분 ()는 가산기의 MOS 트랜지스터(M10 및 M20)의 게이트들 사이에 인가된다.
제(n+1)단의 제 2 반파 정류기는 상기와 동일한 배열을 갖고 있다. 즉, 게이트 폭과 게이트 길이의 비가 서로 상이한 트랜지스터[M(n+1)1 및 M(n+1)2]로 구성되는 비평형 차동 트랜지스터 쌍, 차동 전류를 발생시키기 위해 트랜지스터[M(n+1)3 및 M(n+1)4]로 구성되는 전류 미러 회로, 발생된 차동 전류의 교류 성분을 소거하기 위한 캐패시터[C0(n+1)], 및 정전류원[I0(n+1)]을 포함하고 있어서 차동 출력 전류의 직류 성분을 출력한다. 캐패시터[C0(n+1)]은 트랜지스터[M(n+1)1 및 M(n+1)2]의 드레인들 사이에 제공되고 정전류원[I0(n+1)]은 공통으로 접속된 트랜지스터[M(n+1)1 및 M(n+1)2]의 소스와 접지 사이에 제공된다. 공통으로 접속된 트랜지스터[M(n+1)3 및 M(n+1)4]의 드레인은 전원(VDD)가 인가된다. 차동 증폭기(An')의 출력 전압(VOUT)은 트랜지스터[M(n+1)1 및 M(n+1)2]의 게이트들 사이에 인가된다. 차동 출력 전류의 직류 성분 ()은 가산기의 MOS 트랜지스터(M10 및 M20)의 게이트들 사이에 인가된다.
상기한 바와 같이 비평형 차동쌍을 각각 구성하는 트랜지스터 쌍(M11,M12),(M21,M22),…, 및 [M(n+1)1 , M(n+1)2]에서, 각각의 트랜지스터[M11,M21,…, 및 M(n+1)1]의 게이트 폭과 게이트 길이의 비는 각각의 트랜지스터[M12,M22,…, 및 M(n+1)2]의 비 보다 작다.
가산기는 p채널 MOS 트랜지스터(M10 및 M20)의 차동쌍으로 구성되는 전류 미러 회로를 포함하여 (n+1)개의 반파 정류기의 출력 전류 또는 각각의 반파 정기로부터 출력되는 직류 성분 ( )을 가산한다.
이 경우에, 각각의 반파 정류기의 비평형 차동 트랜지스터 쌍이 서로 동일한 게이트 폭과 게이트 길이의 비를 갖도록 하는 것은 불필요하나 이 설명을 간단히 하기 위해 서로가 동일하게 형성한다. 그러므로, 상호 콘덕턱스 파라미터 α3은 다음과 같은 트랜지스터(M11)의 게이트 폭과 게이트 길이의 비(W11/L11)의 항으로 표시될 수 있다.
부수적으로, 비평형 차동쌍에서, 쌍을 형성하는 트랜지스터의 게이트 폭과 게이트 길이의 비들 사이의 비 k3은 전형적으로 다음과 같은 제 1 단의 트랜지스터(M11 및 M12)의 비(W11/L11) 및 (W12/L12)의 항으로 표시된다.
그 결과, 트랜지스터(M11 및 M12)의 드레인 전류(Id11 및 Id12)는 각각 다음 식과 같이 표시된다.
부수적으로, 정전류(I01) 및 입력 전압(VIN)은 각각 다음 식과 같이 표시될 수 있다.
이 식들로부터, △I1(=Id11-Id12)는 다음 식과 같이 얻어질 수 있다.
그러므로, I1을 다음 식(57)에 표시된 바와 같이 정의하면, 직류 성분(△I1DC), 제곱 특성 성분(△I1SQ) 및 교류 성분(△I1DIFF) 다음 식과 같이 표시될 수 있다.
이 식들로부터, I1DIFF는 입력 전압(VIN)에 거의 비례하는 평형 차동쌍의 직류 특성인 것으로 생각되어 캐패시터(C01)에 의해 소거될 교류 성분이 된다. 그 결과, △I1의 직류 성분()은 다음 식(61)로 표시된 바와 같이 △I1DC와 △I1SQ의 직류 성분 ()의 합이 되고, 입력 전압(VIN)이 사인파라고 가정하고, 다음 식(62)로 표시되면, 직류 성분 ()은 다음 식(63)에 의해 얻어질 수 있다.
상기와 동일한 방식으로, 제 2 단의 비평형 차동 트랜지스터 쌍(M21,M22)의 출력 전류(△I2)의 직류 성분 () 및 최종단의 차동 트랜지스터 쌍[M(n+1)1, M(n+1)2]의 출력 전류[△I(n+1)]의 직류 성분[ ]은 각각 다음과 같다.
그 결과, 제 1 단 내지 제(n+1)단으로부터 반파 정류기의 출력 또는 직류 성분은 MOS 트랜지스터 쌍(M10 및 M20)으로 구성되는 직류 미러 회로인 가산가에 의해 서로 가산되어 다음 식과 같은 출력 전류(IRSSI)를 얻는다.
그 결과, 출력 전압(VRSSI)가 다음 식과 같이 얻어질 수 있는데, 여기에서, RRSSI는 부하 저항이다.
따라서, 제6도에 도시된 회로에서 입력 전압(VIN)이 점차 증가될때, 차동 증폭기(A1',A2',…, 및 An')의 출력 전압(V1,V2,…, 및 VOUT)은 VOUT에서 V1 순서로 연속적으로 포화되는데, 제7도에는 데시벨(dB)단위의 특성도가 도시되어 있다.
[제 4 실시예]
제 3 실시예에 대한 상기 설명으로부터 명백하듯이, 의사 대수 IF 증폭기는 가산기 측상에 배치된 캐패시터를 갖고 있다. 그 결과, 반파 정류기 및 가산기는 예를 들어 다음과 같이 정렬될 수 있다.
제8도에는 본 발명의 제 4 실시예가 도시되어 있다. 제8도의 의사 대수 IF 증폭기에서, 반파 정류기 각각은 1개의 비평형 차동 트랜지스터 쌍을 포함하여 차동 출력 전류를 직접 출력한다. 가산기는 차동 전류를 발생시키기 위한 p채널 MOS 트랜지스터(M30 및 M40)으로 구성되는 전류 미러 회로, 및 이 차동 전류로부터 교류 성분을 소거하기 위한 캐패시터(C0)로 구성되어 직류 성분을 발생시켜 가산한다. 캐패시터(C0)은 p채널 MOS 트랜지스터(M10 및 M20)의 공통으로 접속된 게이트와 상기 트랜지스터(20)의 드레인 사이에 배열되어 있다. 다른 배열은 제 3 실시예와 동일하다.
이 실시예에서, 반파 정류기 각각은 1개의 비평형 차동 트랜지스터 쌍을 포함하여 이 실시예의 증폭기가 회로 크기를 소형화하기에 상당히 유효하다.
[제 5 실시예]
제9도에는 본 발명의 제 5 실시예가 도시되어 있다. 제9도의 의사 대수 IF 증폭기에서, 캐패시터(C0)은 출력 단자와 접지 사이에 배열되어 있다. 다른 배열은 제 4 실시예와 동일하다.
그러므로, 가산기는 출력측에 배치되는 캐패시터(C0)을 갖고 있다. 이 경우에, 차동 전류를 모두 가산한 후에 직류 성분이 취해진다. 이 회로도 또한 회로 크기의 소형화에 상당히 유효하다.
[제3 내지 제5 실시예에서 사용될 정류기의 예]
상기 기술된 반파 정류기에서, 각각의 정류기는 최소한 1개의 비평형 차동 트랜지스터 쌍으로 구성될 수 있다. 여기에서, 2개의 비평형 트랜지스터 쌍을 갖는 정류기가 제 10도에 예시되어 있는데, 제6도에 도시된 제 3 실시예의 비평형 차동 트랜지스터 쌍(M11,M12)와 비평형 차동 트랜지스터 쌍(M15,M16)을 병렬로 접속시킴으로써 얻어진다. 비평형 차동 트랜지스터 쌍(M11,M12) 및 (M15,M16)은 차동 정전류원(I01 및 I01')에 의해 서로 각각 구동된다. 작은 게이트 폭과 게이트 길이의 비를 갖는 각각의 트랜지스터(M11 및 M15)는 공통으로 접속된 드레인 및 게이트를 갖고 있고, 큰 게이트 폭과 게이트 길이의 비를 갖는 트랜지스터(M12 및 M16) 각각은 공통으로 접속된 드레인 및 게이트를 갖고 있다.
비평형 차동 트랜지스터 쌍(M15,M16)에 대하여, 출력 전류(△I12) 및 그것의 직류 성분 가, 식(56) 및 (63)에서와 같이, 다음 식과 같이 표시될 수 있다.
식(68) 및 (69)에서, α2는 α1과 같거나 α4=α3이다. 이 경우에, 서로에 캐스케이드 접속될 차동 증폭기는 동일한 이득을 갖도록 요구되지는 않은나, 설명을 간단하게 하기 위해 동일한 이득 gv를 갖는 경우에, 다음식이 얻어진다.
그 결과, 식(63)이 다음 식과 같이 표시될 수 있다.
그러므로, Gv가 다음 식(72)로 표시된 바와 같이 정의되고 입력 전압(VIN)이 데시벨(dB) 단위로 표시되는 경우에, 상기 식으로부터 출력 전류(△I1)의 직류 성분()은 입력 레벨이 출력 전류(△I2)의 직류 성분()에 대하여 낮아지는 방향으로 (1/2)Gv에 의해 동작되도록 시프트되는 것을 알 수 있다.
이것은 제 2 단에 및 그 다음에 배치될 2개의 비평형 차동 트랜지스터 쌍에 대해, 동일한 결과가 얻어질 수 있어서, 각각의 비평형 차동 트랜지스터 쌍의 동작 동적 범위가 (1/2)Gv가 되어 대수 특성의 선형성을 증가시킨다는 것을 의미한다.
한편, 차동 증폭기(Ai)의 이득gv가 다음과 같이 표시된다.
식(69)에서 다음 식과 같이 표시될 수 있다.
이것은 입력 전압(VIN)이 데시벨(dB) 단위로 표시될때 출력 전류(△I1)의 직류 성분()은 입력 레벨이 출력 전류(△I12)의 직류 성분()에 대하여 높아지는 방향으로 (1/2)Gv에 의해 동작되도록 시프트된다는 것을 의미한다. 그 결과, 제 2 단에 및 그 다음에 배치될 소정의 비평형 차동 트랜지스터 쌍에 대해, 동일한 결과가 얻어질 수 있어서 각각의 비평형 차동 트랜지스터 쌍의 동작 동적 범위가 (1/2)Gv가 되어 대수 특성의 선형성을 증가시킨다.
부수적으로, n=m이고 다음 식(75) 및 (76)을 만족시키면, 각각의 비평형 차동 트랜지스터 쌍의 동작 동적 범위가 (1/m)Gv가 되어 대수 특성의 선형성을 증가시킨다.
상기한 바와 같이, 본 발명의 의사 대수 IF 증폭기는 회로의 크기를 감소시킬 뿐만 아니라 전류의 소모를 감소시킨다. 부수적으로, 2개 이상의 비평형 차동 트랜지스터 쌍으로 구성되는 각각의 반파 정류기의 경우에 선형성이 유효하게 향상될 수 있다.

Claims (6)

  1. 각각의 증폭기가 제 1 결합 캐패시터(CB1,CB2,…)를 통해 서로 캐스케이드 접속된 다수의 중간 주파수 증폭기(A1,A2,…)를 포함하되, 중간 주파수 입력 신호는 제 1 단에 배치되는 상기 증폭기들 중 한 증폭기에 인가되며, 상기 각각의 증폭기는 MOS로 형성되고 ; 각각의 정류기가 제 2 결합 캐패시터(CA1,CA2,…)를 통해 상기 증폭기들(A1,A2,…)중 대응하는 1개의 증폭기에 접속되어 상기 증폭기들 중 상기 대응하는 1개의 증폭기로부터 출력 신호를 정류하는 다수의 정류기(B1,B2,…)를 포함하되, 상기 정류기의 각각은 MOS트랜지스터로 형성되며 ; 상기 정류기에 접속되고, 상기 다수의 정류기(B1,B2,…)의 출력 신호를 수신하여 가산하며, 상기 제 1 단에 있는 상기 증폭기에 인가된 상기 중간 주파수 입력 신호의 함수로서 대수적으로 변화하는 출력 신호를 발생하는 가산기(C)를 포함하고, 제 1 결합 캐패시터의 캐패시턴스 값은 상기 증폭기의 각각이 (1/f) 노이즈를 감소시키도록 저역측이 차단(cut off)되는 주파수 대역을 갖도록 설정되고, 제 2 결합 캐패시터의 캐패시턴스 값은 상기 정류기의 각각이, 상기 대수 중간 주파수 증폭기의 대수 특성의 선형성을 향상시키도록 저역측이 확장되는 주파수 대역을 갖도록 설정되는 것을 특징으로 하는 C-MOS 대수 중간 주파수 증폭기.
  2. 각각의 증폭기가 직렬 접속된 제1 및 제 2 결합 캐패시터를 통해 서로 캐스케이드 접속된 다수의 중간 주파수 증폭기를 포함하되, 중간 주파수 입력 신호는 제 1 단에 배치된 상기 증폭기들 중 1개의 증폭기에 인가되고 ; 상기 각각의 증폭기는 MOS 트랜지스터로 형성되고 ; 각각의 정류기가 상기 제 1 결합 캐패시터를 통해 상기 증폭기들 중 대응하는 1개의 증폭기에 접속되어 상기 증폭기들 중 상기 대응하는 1개의 증폭기로부터의 출력 신호를 정류하는 다수의 정류기를 포함하되, 상기 정류기의 각각은 MOS 트랜지스터로 형성되고 ; 상기 다수의 정류기에 접속되어 상기 다수의 정류기의 출력 신호를 수신하여 서로 가산하며, 상기 제 1 단에 있는 상기 증폭기에 인가된 상기 중간 주파수 입력 신호의 함수로서 대수적으로 변화하는 출력 신호를 발생하는 가산기를 포함하고 ; 상기 제 1 결합 캐패시터의 캐패시턴스 값은 상기 정류기의 각각이 상기 대수 중간 주파수 증폭기의 대수 특성의 선형성을 향상시키도록 저역측이 확장되는 주파수 대역을 갖도록 설정되고, 상기 직렬로 접속된 제1 및 제 2 캐패시터의 각각의 결합 캐패시턴스 값은 상기 증폭기의 각각이 상기 증폭기의 (1/f)노이즈를 감소시키도록 저역측이 차단되는 주파수 대역을 갖도록 설정되는 것을 특징으로 하는 CMOS 대수 중간 주파수 증폭기.
  3. 제 1 항에 있어서, 상기 다수의 정류기의 각각이 비평형 차동쌍의 MOS 트랜지스터들 중 적어도 하나를 포함하고, 상기 MOS 트랜지스터들은 게이트 폭 대 게이트 길이의 비가 서로 상이하고 상기 트랜지스터들의 소스는 서로 결합되는 것을 특징으로 하는 CMOS 대수 중간 주파수 증폭기.
  4. 제 1 항에 있어서, 상기 다수의 정류기의 각각은 제 1 정전류원에 의해 구동되는 제 1 및 제 2 MOS 트랜지스터의 제 1 차동쌍 및 제 2 정전류원에 의해 구동되는 제 3 및 제4MOS 트랜지스터의 제2 차동쌍을 포함하고, 상기 제2 트랜지스터는 게이트 폭 대 게이트 길이의 비에 있어서 상기 제1 MOS 트랜지스터의 K배이고, 상기 제3 및 제4MOS 트랜지스터 모두는 게이트 폭 대 게이트 길이 비에 있어서 상기 제1MOS 트랜지스터의 {(4K-K1/2)/(K+1)2}배이며, 상기 제2정전류원은 전류 값에 있어서 상기 제 1 정전류원의 {(2K1/2)/(K+1)}배인 것을 특징으로 하는 CMOS 대수 중간 주파수 증폭기.
  5. 제 2 항에 있어서, 상기 다수의 정류기의 각각이 MOS 트랜지스터의 적어도 1개의 비평형 차동쌍을 포함하고, 상기 MOS 트랜지스터들은 게이트 폭 대 게이트 길이의 비가 서로 상이하고 상기 트랜지스터들의 소스가 서로 결합되는 것을 특징으로 하는 CMOS 대수 중간 주파수 증폭기.
  6. 제 2 항에 있어서, 상기 다수의 정류기의 각각은 제 1 정전류원에 의해 구동되는 제1 및 제2MOS 트랜지스터의 제 1 차동쌍, 및 제 2 정전류원에 의해 구동되는 제 3 및 제 4 MOS 트랜지스터의 제 2 차동쌍을 포함하고, 상기 제 2 MOS 트랜지스터는 게이트 폭 대 게이트 길이에 있어서 상기 제 1 트랜지스터의 K배이며, 상기 제3 및 제4MOS 트랜지스터 모두는 게이트 폭 대 게이트 길이에 있어서 상기 제1 트랜지스터의 {(4K-K1/2)/(K+1)2}배이고, 상기 제 2 정전류원이 상기 제1 정전류원의 전류값이 {(2K1/2)/(K+1)}배인 전류값을 갖는 것을 특징으로 하는 CMOS 대수 중간 주파수 증폭기.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5475342A (en) * 1993-04-19 1995-12-12 Nippon Telegraph And Telephone Corporation Amplifier for stably maintaining a constant output
GB2281425B (en) * 1993-08-27 1997-10-29 Plessey Semiconductors Ltd Logarithmic detector
JP2606599B2 (ja) * 1994-09-09 1997-05-07 日本電気株式会社 対数増幅回路
JP2778540B2 (ja) * 1995-07-18 1998-07-23 日本電気株式会社 対数増幅回路
US5790943A (en) * 1995-10-06 1998-08-04 Philips Electronics North America Corporation Dynamic range extension of a log amplifier with temperature and process compensation
JPH11231954A (ja) * 1998-02-16 1999-08-27 Mitsubishi Electric Corp 内部電源電圧発生回路
IT1316688B1 (it) * 2000-02-29 2003-04-24 St Microelectronics Srl Moltiplicatore analogico a bassa tensione di alimentazione
US7212041B2 (en) * 2002-12-23 2007-05-01 Intel Corporation Weighted multi-input variable gain amplifier
DE60335185D1 (de) * 2003-09-02 2011-01-13 St Microelectronics Srl Logarithmischer linearer CMOS-Verstärker mit variabler Verstärkung
US7002395B2 (en) * 2003-09-16 2006-02-21 Yuantonix, Inc. Demodulating logarithmic amplifier
US7417485B1 (en) * 2003-09-23 2008-08-26 Cypress Semiconductor Corporation Differential energy difference integrator
JP5420847B2 (ja) * 2008-02-19 2014-02-19 ピーエスフォー ルクスコ エスエイアールエル 信号伝送回路及びこれを用いた信号伝送システム
TWI716817B (zh) * 2019-02-19 2021-01-21 立積電子股份有限公司 其電晶體都是雙極性接面型電晶體的功率偵測器

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3403347A (en) * 1965-02-15 1968-09-24 Navy Usa High accuracy instantaneous intermediate frequency logarithmic amplifier
US3719831A (en) * 1969-02-18 1973-03-06 Us Air Force Logarithmic if amplifier
US3605027A (en) * 1969-02-19 1971-09-14 Us Navy Amplifier
US3668535A (en) * 1970-01-15 1972-06-06 Varian Associates Logarithmic rf amplifier employing successive detection
US3757136A (en) * 1971-12-20 1973-09-04 Us Army Direct coupled logarithmic video amplifier
DE2606270C3 (de) * 1976-02-17 1978-11-23 Siemens Ag, 1000 Berlin Und 8000 Muenchen Mehrstufige Begrenzerverstärkerschaltung
US4209714A (en) * 1977-06-13 1980-06-24 Trio Kabushiki Kaisha Logarithmic amplifier
EP0060662B1 (en) * 1981-03-06 1989-03-08 United Kingdom Atomic Energy Authority Logarithmic amplifiers
JPS5979496A (ja) * 1982-10-29 1984-05-08 Nec Corp サンプルド・デ−タ回路
US4680553A (en) * 1985-01-18 1987-07-14 Nec Corporation Intermediate frequency amplifier with signal strength detection circuit
CA1258499A (en) * 1986-06-04 1989-08-15 Katsuji Kimura Intermediate frequency amplification circuit capable of detecting a field strength with low electric power
JPH0656940B2 (ja) * 1986-06-11 1994-07-27 日本電気株式会社 対数増幅回路
JPH0622305B2 (ja) * 1986-06-12 1994-03-23 日本電気株式会社 対数ｉｆ増幅回路
JPS6324377A (ja) * 1986-07-16 1988-02-01 Nec Corp 二乗回路
NL8800510A (nl) * 1988-02-29 1989-09-18 Philips Nv Schakeling voor het lineair versterken en demoduleren van een am-gemoduleerd signaal en geintegreerd halfgeleiderelement daarvoor.
US5126846A (en) * 1988-08-08 1992-06-30 Kabushiki Kaisha Toshiba Non-linear amplifier and non-linear emphasis/deemphasis circuit using the same
US4990803A (en) * 1989-03-27 1991-02-05 Analog Devices, Inc. Logarithmic amplifier
JP2643516B2 (ja) * 1990-02-01 1997-08-20 日本電気株式会社 対数増幅回路
JPH0423506A (ja) * 1990-05-17 1992-01-27 Nec Corp Ａｇｃ検波回路
JP2764761B2 (ja) * 1990-07-19 1998-06-11 松下電器産業株式会社 映像信号平均輝度レベル検出装置
US5070303A (en) * 1990-08-21 1991-12-03 Telefonaktiebolaget L M Ericsson Logarithmic amplifier/detector delay compensation
JP2995886B2 (ja) * 1991-02-28 1999-12-27 日本電気株式会社 対数増幅回路

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