KR960013560B1 - 색 신호 복조 장치 - Google Patents

Abstract

내용 없음.

Description

색 신호 복조 장치

제1도는 I-Q 색신호의 좌표를 나타낸 도면.

제2도는 NTSC 색신호에서 4fsc로 샘플링된 색신호의 2차원 배열을 나타낸 도면.

제3도는 종래의 I,Q 색신호 복조 장치의 블록 구성도.

제4도는 본 발명의 색신호 복조를 위한 클록 타이밍을 나타낸 도면.

제5도는 본 발명의 색신호 복조 장치의 제1실시예의 블록 구성도.

제6도는 본 발명의 색신호 복조 장치의 제2실시예의 블록 구성도.

제7도는 본 발명의 색신호 복조 장치의 제3실시예의 블록 구성도.

제8도는 상기 제3실시예에 적용된 롬의 데이터 테이블.

제9도는 NTSC 색신호에서 3fsc로 샘플링된 신호의 2차원 배열을 나타낸 도면.

제10도는 상기 3fsc 샘플링 신호에 의한 클록 타이밍도.

제11도는 본 발명의 색신호 복조 장치의 제4실시예의 블록 구성도.

제12도는 본 발명의 색신호 복조 장치의 제5실시예의 블록 구성도.

제13도는 상기 제5실시예에 적용된 롬의 데이터 테이블.

* 도면의 주요부분에 대한 부호의 설명

7 : 지연수단 8 : 연산수단

9,10 : 반전수단 11,12 : 선택수단

13 : 선택 제어수단 14,15 : 출력 메모리

16 : 지연수단 17,20 : 연산수단

18,19,21,22 : 메모리 23 : 메모리 제어수단

24,25 : 출력 메모리 26 : 지연수단

27,28 : 연산수단 29,30 : 메모리

31 : 출력 및 메모리 제어수단 32,33 : 출력 메모리

34,25 : 메모리

본 발명은 NTSC 색신호의 색차신호(Ⅰ)와 색차 신호(Q)를 복조하는 장치에 관한 것으로서, 특히 휘도신호와 처리 속도와 동일한 속도로 색신호를 복조하여 고화질을 확보할 수 있도록 한 색신호 복조 장치에 관한 것이다.

NTSC 방식에서 I,Q신호는 제1도에 나타낸 바와같이 색동기 신호(COLOR BURST) 주파수로 직교 변조되며, 각각 색차축(B'-Y),(R'-Y)에 대하여 33도의 각도로 위상 시프트되어 있다.

이와같이 직교 변조된 NTSC 색신호를 색부반송파 주파수(fac)(COLOR SUBCARRIER FREQUENCY=3.58MHz)에 대하여 4fsc로 샘플링한 경우 I신호와 Q신호의 2차원 데이터 배열을 살펴보면 제2도에 나타낸 바와같이 수평 방향으로는 4클록 주기마다 I신호와 Q신호가 동위상을 갖는 배열로 되고, 수직 방향으로는 I신호와 Q신호가 2클록마다 위상이 반전되는 배열로 나타난다.

제3도는 참조하면 종래의 색신호 복조 장치는 휘도/색분리된 입력 색신호(Cin)를 Q클록(Q CLOCK)에 맞춰 래치하는 제1입력 래치(1)와, 상기 제1입력 래치(1)에서 출력된 신호를 Q클록에 맞춰 저역통과필터링하여 Q신호를 출력하는 제1저역통과필터(2)와, 상기 제1저역통과필터(2)에서 출력된 Q신호를 Q출력 클록(Q OUT CLOCK)에 맞춰 출력하는 제1출력 래치(3)와, 휘도/색분리된 입력 색신호(Cin)를 I클록(I CLOCK)에 맞춰 래치하는 제2입력 래치(4)와, 상기 제2입력 래치(4)에서 출력된 신호를 I클록에 맞춰 저역통과필터링하여 I신호를 출력하는 제2저역통과필터(5)와, 상기 제2저역통과필터(5)에서 출력된 I신호를 I출력 클록(I OUT CLOCK)에 맞춰 출력하는 제2출력 래치(6)로 구성된다.

이와같이 구성된 종래의 색신호 복조 장치는 다음과 같이 I,Q 색신호를 복조한다.

먼저, 휘도, 색분리되어 제도의 (가)와 같이 4fas의 샘플링 클록(4fsc CLOCK)으로 샘플링되고 제2도의 데이터 배열을 갖는 입력 색신호(Cin)는 제1입력 래치(1)와 제2입력 래치(4)에서 각각 제4도의 (라)와 같은 Q클록과 제4도의 (다)와 같은 I클록에 맞춰서 래치된다.

Q클록은 제2도와 같은 데이터 배열상에 Q위치에서 라이징 엣지를 갖는 클록으로 fac의 주파수를 갖고, I클록은 I위치에서 라이징 엣지를 갖는 클록으로 fac의 주파수를 갖는다.

이러한 Q클록에 의해 래치된 데이터를 Q클록에 의해 동작하는 제1저역통과필터(2)에서 필터링하여 색복조된 색차신호인 Q신호를 구하고, I클록에 의해 래치된 데이터를 I클록에 의해 동작하는 제2저역통과필터(5)에서 필터링하여 색복조된 색차신호인 I신호를 구한다.

이와같이 저역통과필터(2)(5)에서 I,Q신호와 휘도신호(Y)의 데이터비는 샘플링 주파수(4fsc)에 의해 Y:I:Q=4:1:1이 비율이 된다.

이 비율을 그대로 유지하여 I',Q'신호를 출력하고자 하는 경우는 제1출력 래치(3)와 제2출력 래치(6)에 각각 공급되는 Q출력 클록 및 I출력 클록을 fsc 주파수로 공급하면 되고, 4:2:2로 변환하고자 하는 경우에는 제4도의 (라)에 나타낸 바와같은 2fac의 Q클록(2Q CLOCK)와 제4도의 (나)에 나타낸 바와같은 2fsc의 I클록(2I CLOCK)을 공급하면 되며, Y:I:Q=4:4:4의 비율로 변환하고자 하는 경우에는 4fac의 클록을 출력 래치(3)(5)에 공급한다.

이러한 방식은 4:1:1의 데이터 비율로 복조된 I,Q신호를 해당 변환비에 맞는 주파수의 클록으로 반복시켜 데이터 비를 변환시키는 것으로서 업 샘플링(UP SMAPLING)에 해당한다.

따라서, 상기한 바와같은 종래의 색 복조 장치는 휘도, 색분리된 색신호를 1/4만 사용하기 때문에 색차신호의 질이 저하되는 문제점과, 수평 천이 영역에서 색번짐이 발생하는 문제점이 있다.

또한 휘도신호(Y)와 복조된 I,Q신호의 데이터 비율이 4:1:1인 색신호를 fac 주파수의 배수로 4:2:2, 4:4:4의 비율로 변환할 때 I,Q신호를 반복 출력시키는 방법으로 변환하기 때문에 휘도, 색분리된 색신호에서 나타나는 화질 저하 현상이 더욱 심화되는 문제점이 있고, 최종적으로 표시되는 영상에서 도트 방해(DOT CRAWLING)과 같은 화질 저하 현상이 두드러지게 나타나게 되는 문제점이 있다.

본 발명은 휘도, 색분리된 입력 색신호를 색부반송파 주파수의 정수배로 샘플링하여 구한 I,Q신호의 2차원 데이터 배열을 이용해서 I,Q신호를 복조함에 있어, 휘도 및 색분리에 사용되는 신호 클록과 동일한 속도로 I,Q 색신호를 처리하고, Y:I:Q 데이터의 비율을 4:4:4로 복조하여, 데이터 변환시에는 다운 샘플링(DOWN SAPSING) 처리를 수행하여 데이터 비율을 변환하므로써, 휘도색 색분리된 색신호에서 나타나는 화질 저하를 방지하고, 데이터 변환에 따라 나타나는 화질 저하를 방지할 수 있도록 한 색신호 복조 장치를 제공함을 목적으로 한다.

제5도는 상기한 본 발명의 목적을 달성하는 색신호 보조 장치의 제 실시예의 블록 구성도이다.

제5도를 참조하면 본 발명의 색신호 복조 장치는, 4fac 클록으로 휘도/색분리된 색신호(Cin)를 4fsc 클록으로 지연처리하여 색데이타 배열을 구하는 지연수단(7)과, 상기 지연수단(7)에서 지연된 색신호와 입력신호(Cin)를 연산처리한 색데이타 배열을 구하는 연산수단(8)과, 상기 지연수단(7)에서 구한 색데이타를 반전시키는 제1반전수단(9)과 상기 연산수단(8)에서 구한 색데이타를 반전시키는 제2반전수단(10)과, 상기 지연수단(7)에서 구한 색데이타, 제1반전수단(9)에서 구한 색데이타, 연산수단(8)에서 구한 색데이타, 제2반전 수단(10)에서 구한 색데이타를 선택적으로 스위칭하여 I신호를 출력하는 제1선택수단(11)과, 상기 지연수단(7)에서 구한 색데이타, 제1반전수단(9)에서 구한 색데이타, 연산수단(8)에서 구한 색데이타, 제2반전수단(10)에서 구한 색데이타를 선택적으로 스위칭하여 Q신호를 출력하는 제2선택수단(12)과, 4fsc 클록을 입력으로 하고, I클록(I CLOCK)을 리세트신호(RESET)로 하여 상기 제1선택수단(11) 및 제2선택수단(12)을 스위칭 제어하는 선택 제어수단(13)과, 상기 제1선택수단(11)에서 출력된 I신호를 출력 클록(OUT CLOCK)에 따라 메모리하여 I데이타 비율이 조정 출력되는 제1출력 메모리(14)와, 상기 제2선택수단(12)에서 출력된 Q신호를 출력 클록에 따라 메모리하여 Q데이타 비율이 조성 출력되는 제2출력 메모리(15)로 구성된다.

그리고, 상기 지연수단(7)은 입력 색신호(Cin)를 4fsc 클록으로 1샘플 지연처리하는 제1샘플 메모리(7A)와, 상기 제1샘플 메모리(7A)의 출력 색신호(C1)를 4fsc 클록으로 1샘플 지연처리하는 제2샘플 메모리(7B)로 구성되고, 상기 연산수단(8)은 상기 제2샘플 메모리(7B)에서 출력된 색신호(C2)와 입력 색신호(Cin)를 감산하는 감산기(8A)와, 상기 감산된 결과를 1/2 처리(1비트 쉬프트 라이트)하는 1/2 연산기(8B)로 구성된다.

이와같이 구성된 본 발명 제1실시예의 색신호 복조 장치는 다음과 같이 I,Q신호 복조를 실행한다.

입력되는 색신호(Cin)는 전단의 휘도/색분리회로에서 분리된 색신호이며, 4fac로 샘플링된 색데이타이다.

입력되는 색신호(Cin)는 지연수단(7)의 제1샘플 메모리(7A)와 제2샘플 메모리(7B)에 의해서 4fsc 클록을 기준으로 1클록 지연된 색신호(C1)와 2클럭 지연된 색신호(C2)로 지연 출력된다.

여기서 각 샘플 메모리(7A)(7B)에 가해지는 클록이 4fsc 클록이므로 제2도의 데이터 배열에서 살펴보면, 색신호(C1)의 위상이 I이면 색신호(C2)와 입력 색신호(Cin)의 위상은 각각 Q, -Q가 된다.

따라서, 입력 색신호(Cin)가 제2도의 데이터 배열상에서와 같이 -Q, -I, Q, I, -Q, -I,....로 입력될 때 이를 1클록 지연시키게 되는 제1샘플 메모리(7A)의 출력 색신호(C1)는 I, -Q, -I, Q, I, -Q,....로 변화되며, 이 색시호를 다시 1클록(입력 색신호에 대하여 2클록) 지연시키게되는 제2샘플 메모리(7B)의 출력 색신호(C2)는 Q, I, -Q, -I, Q, I, ... 로 변화된다.

그러므로 상기 제2샘플 메모리(7B)의 출력 색신호(C2)에서 연산수단(8)의 감산기(8A)로 입력 색신호(Cin)를 감산처리하면 감산기(8A)의 출력 색신호는, 2Q, 2I, -2Q, -2I, 2Q, 2I,... 로 출력되며, 이를 1/2 연산기(10)로 1/2 연산처리(1 BIT SHIFT RIGHT)하면 연산수단(8)에서 출력되는 색신호는 Q, I, -Q, -I, Q, I,...로 변화된다.

제1샘플 메모리(7A)에서 출력된 색신호(C1)는 제1선택수단(11) 및 제2선택수단(12)과 제1반전수단(9)에 입력되고, 제1반전수단(9)은 입력된 색신호(C1)를 반전시켜 제1선택수단(11)과 제2선택수단(12)에 공급한다.

그리고, 연산수단(8)의 1/2 연산기(8B)에서 출력돈 색신호는 제1선택수단(11) 및 제2선택수단(12)과 제2반전수단(10)에 입력되고, 제2반전수단(10)은 입력된 색신호를 반전시켜 제1선택수단(11)과 제2선택수단(12)에 공급한다.

따라서, 제1선택수단(11)과 제2선택수단(12)은 각각, 제1샘플 메모리(7A)의 출력 색신호(C1), 제1반전수단(9)의 출력 색신호, 제2반전수단(10)의 출력 색신호, 연산수단(8)의 1/2연산기(8B) 출력 색신호, 4개의 색신호 입력을 제공받는다.

각 선택수단(11)(12)은 멀티플렉서로 구성하며, 입력 색신호를 선택하기 위한 제어신호(S)는 선택 제어수단(13)으로 입력된다.

따라서, 선택수단(11)(12)의 입력단(00)에는 색신호(C1)가 입력되고, 입력단(01)에는 (C2-Cin)/2이 입력되고, 입력단(10)에는 -C1이 입력되고, 입력단(11)에는 -(C2-Cin)/2이 입력된다.

선택 제어수단(13)은 4fac 클록을 입력받아 카운트를 수행하는 2비트 카운터이고, 이 카운터에는 I클록(I CLOCK)(제4도 참조)을 리세트 신호(RESET)로 입력받아 I클록을 한 주기로 I클록의 라이징 엣지에서 리세트되는 카운트 동작을 반복 실행한다.

선택 제어수단(13)에서 출력된 신호는 선택수단(11)(12)의 제어신호(S)로 동시에 입력되며, 선택수단(11)(12)는 제어신호(S)에 따라 각 입력단(00,01,10,11)으로 입력된 상기 색신호들을 선택적으로 스위칭하여 출력하므로써 제1선택수단(11)은 I신호를 출력해주고, 제2선택수단(12)은 Q신호를 선택적으로 스위칭하여 출력한다.

즉, 선택 제어수단(13)의 카운트 출력이 00,01,10,1100,01,.....로 변화됨에 따라 각 선택수단(11)(12)이 입력단위 상기 색신호들을 차례로 선택하여 출력하게 되므로 I클록이 샘플 메모리(7A)의 출력 색신호가 I상일 때 라이징하도록 하면 제1선택수단(11)에서는 I신호만 선택되어 출력되고, 제2선택수단(12)에서는 Q이상을 갖는 Q신호만 선택되어 출력된다.

제1선택수단(11)에서 출력된 I신호는 제1출력 메모리(14)에 입력되고, 제2선택수단(12)에서 출력된 Q신호는 제2출력 메모리(15)에 입력된다.

제1출력 메모리(14)와 제2출력 메모리(15)는 출력 클록(OUT CLOCK)에 따라 입력 I,Q신호를 메모리하여 출력(I')(Q')하게 되는데, 출력 클록으로 제4도 (가)와 같은 4fsc 클록을 사용하면 Y:I:Q=4:4:4가 될 것이고, 제4도의 (나)와 같은 2I 클록을 사용하면 Y:I:Q=4:2:2가 될 것이고, 제4도의 (다)와 같은 I클록을 사용하면 Y:I:Q=4:1:1이 될 것이다.

즉, 출력 메모리(14)(15)에 가해지는 클록 주파수에 대응하여 데이터 비율이 변환되는 것이다.

제6도는 본 발명의 색신호 복조 장치의 제2실시예 구성을 나타내며, 상기 제5도의 제1실시예와 동일 부분에 대하여는 동일 부호로 표기하여 중복되는 설명은 생랙한다.

다만, 제6도를 참조하면 본 발명의 색신호 복조 장치에서 상기 지연수단(7)은, 입력 색신호(Cin)를 4fsc 클록으로 순차 지연시켜 6개의 인접하며 연속하는 색데이타 배열을 구하는 제1내지 제5샘플 메모리(7C-7G)로 구성되고, 상기 연수수단(8)은, 상기 입력 색신호(Cin)를 -1/4 연산처리하는 -1/4 연산기(8C)와, 상기 제1샘플 메모리(7D)의 출력 색신호를 -1/4 연산처리하는 -1/4 연산기(8D)와, 상기 제2샘플 메모리(7D)의 출력 색신호를 1/2 연산처리하는 1/2연산기(8E)와, 상기 제3샘플 메모리(7E)의 출력 색신호를 1/2 연산처리하는 1/2연산기(8F)와, 상기 제4샘플 메모리(7F)의출력 색신호를 -1/4 연산처리하는 -1/4연산기(8G)와, 상기 제5샘플 메모리(7G)의 출력 색신호를 -1/4 연산처리하는 -1/4 연산기(8H)와, 상기 -1/4연산기(8C)(8G) 및 1/2 연산기(8E)의 출력을 가산하여 제1선택수단(11) 및 제2선택수단(12)과 제1반전수단(9)에 공급하는 제1가산기(8I)와, 상기 제-1/4 연산기(8D)(8H)의 출력 및 1/2연산기(8F)의 출력을 가산하여 제1선택수단(11) 및 제2선택수단(12)과 제2반전수단(10)에 공급하는 제2가산기(8J)로 구성되며, 설명하지 은 구성요소는 상기 제5도의 실시예와 동일하다.

따라서, 제6도의 색신호 복조 장치에 의한 색신호 복조 동작은 다음과 같이 실행된다.

휘도/칼라 분리에 이용된 클록과 동일한 클록인 4fsc 클록에 의해 제1 내지 제5샘플 메모리(7C-7G)는 입력 색신호(Cin)를 순차적으로 지연시켜 연속하는 6개의 색신호를 만든다.

이때 I상에 해당하는 색신호의 위치가 제2샘플 메모리(7D)의출력이라면 제2도에 나타낸 색신호 데이터 배열로부터, 입력 색신호(Cin)는 -I, 이를 1클록 지연시킨 제1샘플 메모리(7C)의 출력은 -Q, 제3샘플 메모리(7E)의 출력은 Q, 제4샘플 메모리(7F)의 출력은 -I, 제5샘플 메모리(7G)의 출력은 -Q에 해당한다.

상기한 입력 색신호(Cin)와 각 샘플 메모리(7C-7G)의 출력 색신호들은 각각 해당 연산기(8C-8H)들에 입력되어 -1/4,-1/4,1/2,1/2,-1/4,-1/4로 나누어지고, 이 값들중에서 제1가산기(8I)는 -1/4 연산기(8C)와 -1/4 연산기(8G)의 출력, 1/2 연산기(8E)의 출력을 가산하므로 제1가산기(8I)에서 출력되는 색신호는 (-I/4)+(I/2)+(-I/4)=I가 되어 상기 제5도에서의 색신호(C1)에 해당하게 된다.

또한 제2가산기(8I)(8J)에서 출력된 색신호들은 선택수단(11)(12)에 입력되고, 또한 반전수단(10)을 거쳐 선택수단(11)(12)에 입력되어 선택 제어수단(13)의 제어에 따라 각각 I신호와 Q신호로 출력되며, 이 출력된 I,Q신호는 출력 메모리(14)(15)에서 출력 클록(OUT CLOCK) 속도에 따라 적절한 비율로 변환 출력되고, 이러한 동작은 이미 제5도의 색신호 복조 장치에서 설명한 바 있다.

제7도는 본 발명의 색신호 복조 장치의 제3실시예를 나타낸 것이며, 색복조의 연산에 사용되는 데이터를 메모리를 이용해서 제공하는 구성이다.

제7도의 본 발명 색신호 복조 장치는, 4fsc 클록으로 휘도/색분리된 색신호(Cin)를 4fac 클록으로 지연처리하여 색데이타 배열을 구하는 지연수단(16)과, 상기 지연수단(16)에서 지연된 색신호와 입력 색신호(Cin)를 제1메모리(18) 및 제2메모리(19)의 연산 데이터와 함께 연산처리하여 I신호를 구하고, 또한 Q 신호를 구하기 위한 색데이타 배열을 구하는 제1연산수단(17)과, 상기 제1연산수단(17)에 색신호 배열 및 I신호를 구하기 위한 연산 데이터를 각각 공급하는 제1메모리(18) 및 제2메모리(19)와, 상기 지연수단(16)에서 출력된 색신호 및 상기 제1연산수단(17)에서 출력된 색신호를 제3메모리(22) 및 제4메모리(22)의 연산 데이터와 함께 연산처리하여 Q신호를 구하는 제2연산수단(20)과, 상기 제2연산수단(20)에 Q신호를 구하기 위한 연산 데이터를 각각 공급하는 제3메모리(21) 및 제4메모리(22)와, 4fsc 클록을 입력으로 하고, I클록(I COLOCK)을 리세트신호(RESET)로 하여 상기 제1 내지 제4메모리(18)(19)의 어드레스를 지정하여 해당 색신호 상에 적절한 연산 데이터가 출력되게 제어하는 메모리 제어수단(23)과, 상기 제1연산수단(17)에서 출력된 I신호를 출력 클록(OUT CLOCK)에 따라 메모리하여 I데이타 비율이 조정 출력되는 제1출력 메모리(24)와, 상기 제2연산수단(20)에서 출력된 Q신호를 출력 클록에 따라 메모리하여 Q데이타 비율이 조정 출력되는 제2출력 메모리(25)로 구성된다.

그리고, 상기 지연수다(16)은 입력 색신호(Cin)를 4fsc 클록에 맞춰 1클록 지연하는 제1샘플 메모리(16A)와, 상기 제1샘플 메모리(16A)에서 지연된 색신호(C1)를 1클록 지연시키는 제2샘플 메모리(16B)로 구성되고, 상기 제1연수수단(17)은 입력 색신호(Cin)와 상기 제2샘플 메모리(16B)로 지연된 색신호(C2)를 감산하는 감산기(17A)와, 상기 제1샘플 메모리(16A)에서 지연된 색신호(C1)와 제1메모리(18)의 연산 데이타를 곱셈하는 제1곱셈기(17B)와, 상기 감산기(17A)의 출력 색신호와 제2메모리(19)의 연산 데이터를 곱셈하는 제2곱셈기(17C)와 상기 제1곱셈기(17B)와 제2곱셈기(17C)의 출력을 가산하여 I신호를 출력하는 제1가산기(17D)로 구성되고, 상기 제2연산수단(20)은, 상기 제1샘플 메모리(16A)의출력 색신호(C1)와 제3메모리(21)의연산 데이터를 곱셈하는 제3곱셈기(20A)와, 상기 감산기(17A)의 출력과 제4메모리(22)의연산 데이터를 곱셈하는 제4곱셈기(20B)와, 상기 제3 및 제4곱셈기(20A),(20B)의 출력을 가산하여 Q신호를 출력하는 제2가산기(20C)로 구성된다.

그리고, 상기 제1 낸지 제4메모리(18)(19)(21)(22)는 4비트 어드레스를 입력으로 하고, 제8도와 같은 연산 데이터를 각 어드레스 지정에 대응하여 출력하는 롬(ROM)으로 구성하며, 이 롬의 어드레스를 순차 지정하기 위한 메모리 제어수단(23)은 2비트 카운터로 구성한다.

이와같이 구성된 본 발명의 색신호 복조 장치에 의한 색신호 복조 동작은 다음과 같이 실행된다.

먼저, 입력 색신호(Cin)는 4fsc로 샘플링된 제2도의 데이터 배열을 갖고 입력되는 색신호이며, 이색신호는 4fsc 클록에 의해 지연수단(16)의 제1샘플 메모리(16A)와 제2샘플 메모리(16B)에서 차례로 지연된다.

제1샘플 메모리(16A)에서 지연된 색신호(C1)는 제1연산수단(17)의 제1곱셈기(17B)와 제2연산수단(20)의 제3곱셈기(20A)에 입력되고, 제2샘플 메모리(16B)에서 지연된 색신호(C2)는 제1연산수단(17)의 감산기(17A)에 입력된다.

감산기(17A)는 지연된 색신호(C2)에서 입력 색신호(Cin)를 감산(C2-Cin)하고, 이 감산된 결과를 제2곱셈기(17C)와 제4곱셈기(20B)에 공급한다.

제1곱셈기(17B)는 입력된 색신호(C1)와 제1메모리(18)에서 공급되는 연산데이타를 곱셈하여 출력하고, 제2곱셈기(17C)는 감산된 색신호와 제2메모리(19)에서 공급되는 연산 데이터를 곱셈하여 출력한다.

이때 제1메모리(18)와 제2메모리(19)는 메모리 제어수단(23)에 의하여 어드레스 제어를 받는데, 메모리 제어수단(23)은 2비트 카운터이고, 4fsc 클록을 입력으로 하며, I클록(I CLOCK)을 리세트 신호(RESET)로 하여 칸운트를 실행하며, 카운트 결과는 00,01,10,11,00,....으로 변환되고, 이 카운트값이 제8도와 같이 어드레스(ADRESS)로 입력됨에 따라 해당 연산 데이터들이 출력되며, 이 연산 데이터들은 각각 제1곱셈기(17B)와 제2곱셈기(17C)에 입력된다.

도한, 상기한 메모리 제어수단(23)의 제어는 제3메모리(21)와 제4메모리(22)에 대해서도 동일하게 수행되어 제8도에 나타낸 연산 데이터들을 각각 제3곱셈기(20A)와 제4곱셈기(20B)에 제공한다.

상기 제1곱셈기(17B)와 제2곱셈기(17C)에서 곱셈된 결과는 제1가산기(17B)에서 가산되어 I신호를 구한다.

이러한 제1연산수단(17)의 연산과정을 수식으로 표현해 보면, In=An*C1+Bn*(C2-Cin)이다.

여기서, An은 제1메모리(18)의 n상에 대한 연산 데이터, Bn은 제2메모리(19)의 n상에 대한 연산 데이터, In은 n상에 대한 I신호를 각각 의미한다.

이와같이 제1연산수단(17)에서 출력된 I신호는 제1출력 메모리(24)에 입력되어 출력 클록(OUT CLOCK)에 따라 메모리되고, 출력 클록의 주파수(I,2I,4fsc)에 따라 각각 데이터 변환되어 최종 색신호(I')를 출력하게 된다.

그리고, 제2연산수단(20)도 Q신호를 복조한데, 제3곱셈기(20A)에서 색신호(C1)와 제3메모리(21)DML 연산 데이터를 곱셈하여 제2가산기(20C)에 공급하고, 제4곱셈기(20B)에서 감산기(17A)의 출력과 제4메모리(22)의 연산 데이터를 곱셈하여 제2가산기(20C)에 공급하며, 제2가산기(20C)는 이 두 색신호를 가산하여 Q신호를 출력한다.

이러한 제2연산수단(20)의 연산 과정을 수식으로 표현해보면, Qn=Cn*C1+Dn(C2-Cin)이다.

여기서, Qn은 n상에서의 Q신호이고, Cn은 n상에서의 제3메모리(21) 출력 연산 데이터이며, Dn은 n상에서의 제4메모리(22)의 출력 연산 데이터이다.

제2연산수단(20)에서 출력된 Q신호는 제2출력 메모리(25)에 공급되어 출력 클록(OUT CLOCK)에 따라 메모리되고, 출력 클록의 주파수(I,2I,4fsc)에 따라 각각 데이터 변환되어 최종 색신호(Q')를 출력하게 된다.

제1출력 메모리(24)와 제2출력 메모리(25)는 출력 클록(OUT CLOCK) 따라 입력 I,Q신호를 메모리하여 출력(I')(Q')하게 되는데, 출력 클록으로 제4도의 (가)와 같은 4fsc 클록을 사용하면 Y:I:Q=4:4:4가 될 것이고, 제4도의 (나)와 같은 2I 클록을 사용하면 Y:I:Q=4:2:2가 될 것이고, 제4도의 (다)와 같은 I클록을 사용하면 Y:I:Q=4:1:1이 될 것이다.

즉, 출력 메모리(24)(25)에 가해지는 클록 주파수에 대응하여 데이터 비율이 변환되는 것이다.

상기 제7도에서의 I,Q 복조 동작의 한 예를 들어보면, 색신호(C1)가 I신호일 때 입력 색신호(Cin)는 -Q이고, 색신호(C2)는 Q이고, 메모리 제어수단(23)의 출력이 '00'이면 제8도에서 보는 바와 같이 제1메모리(18)의 출력은 '1', 제2메모리(19)의 출력은 '0', 제3메모리(21)의 출력은 '0', 제4메모리(22)의 출력은 1/2이 될 것이다.

그러므로, 감산기(17A)의 출력은 C2-Cin=Q-(-Q)=2Q, 제1곱셈기(17B)의 출력은 C1*1=I*1=I, 제2곱셈기(17C)의 출력은 2Q*0=0, 제1감산기(17D)의 출력은 I+0=I가 되어 I신호를 복조하게 된다.

또한, 제3곱셈기(20A)의 출력은 C1*0=0, 제4곱셈기(20B)의 출력은 2Q*(1/2)=Q, 제2가산기(20C)의 출력은 0+Q=Q가 되어 Q신호가 복조되는 것이다.

이러한 동작이 계속되어 I,Q신호의 복조가 이루어지게 된다.

여기까지 설명한 본 발명의 제1실시예, 제2실시예, 제3실시예의 색신호 복조 장치는 4fsc로 샘플링된 색신호의 복조회로이며, 본 발명은 3fsc로 샘플링된 색신호에 대해서도 샘플링 속도와 동일한 속도의 색복조를 다음과 같이 실행한다.

먼저, 제9도는 NTSC 칼라 TV 신호에 있어서 3fsc로 샘플링된 휘도, 칼라 분리된 색신호의 2차원 데이터 배열을 나타낸 것이다.

이 색데이타 배열을 살펴보면 수평 방향으로 3샘플마다 동위상의 신호가 나타나고, 수직 방향으로는 1샘플마다 위상이 반전되어 나타남을 알 수 있다.

따라서, 제10도에 나타낸 바와같이, 3fsc로 샘플링된 신호의 색복조에 사용되는 샘플링 클록은 제10도의 (가)에 나타낸 바와같은 3fsc 클록이며, 또한 (나)도에 나타낸 바와 같이 fsc 주파수를 갖는 I클록으로 색신호 위상이 I상에서 라이징 엣지를 갖는 클록을 사용하면 색신호를 복조할 수 있게 된다.

제11도는 3fsc로 샘플링된 색신호를 복조하는 본 발명 제4실시예이다.

제11도를 참조하면 본 발명의 색신호 복조장치는, 3fsc 클록으로 휘도/색분리돈 색신호(Cin)를 3fsc 클록으로 지연처리하여 색데이타 배열을 구하는 지연수단(26)과, 상기 지연수단(26)에서 지연된 색신호와 입력 색신호(Cin)를 연산처리하여 색데이타 배열을 구하고, 구해진 색데이타를 출력 및 메모리 제어수단(31)의 제어를 받아 스위칭하여 I신호를 구하는 제1연산수단(27)과, 상기 지연수단(26)에서 출력된 색신호 및 상기 제1연산수단(27)에서 출력된 색신호를 제1메모리(29) 및 제2메모리(30)의 연산 데이터와 함께 연산처리하여 Q신호를 구하는 제2연산수단(28)과, 상기 제2연산수단(28)에 Q신호를 구하기 위한 연산 데이터를 각각 공급하는 제1메모리(29) 및 제2메모리(30)와, 3fsc 클록을 입력으로 하고, I클록(I CLOCK)을 리세트신호(RESET)로 하여 상기 제1 및 제2 메모리(29)(30)의 어드레스를 지정하여 해당 색신호상에 적절한 연산 데이터가 출력되게 제어하는 출력 및 메모리 제어수단(31)과, 상기 제1연산수단(27)에서 출력된 I신호를 출력 클록(OUT CLOCK)에 따라 메모리하여 I데이타 비율이 조정 출력되는 제1출력 메모리(32)와, 상기 제2연산수단(28)에서 출력된 Q신호를 출력 클록에 따라 메모리하여 Q데이타 비율이 조정 출력되는 제2출력 메모리(33)로 구성된다.

그리고, 상기 지연수단(26)은 입력 색신호(Cin)를 3fsc 클록에 맞춰 1클록 지연하는 제1샘플 메모리(26A)와, 상기 제1샘플 메모리(26A)에서 지연된 색신호(C1)를 1클록 지연시키는 제2샘플 메모리(26B)로 구성되고, 상기 제1연산수단(27)은 입력 색신호(Cin)와 상기 제2샘플 메모리(26B)로 지연된 색신호(C2)를 감산하는 제1감산기(27A)와, 상기 제1샘플 메모리(26A)로 지연된 색신호(C1)를 -1/2 연산처리하는 -1/2 연산기(27B)와, 상기 감산기(27A) 출력을 1/2 연산처리하는 1/2 연산기(27C)와, 상기 연산기(27B)(27C)의 출력을 가산하는 제1가산기(27D)와, 상기 연산기(27B)(27C)의 출력을 감산하는 제2감산기(27E)와, 상기 제1샘플 메모리(26A)로 지연된 색신호(C1)와 제1가산기(27D)의 출력, 제2감산기(27E)의 출력을 출력 및 메모리 제어수단(31)의 제어를 받아 선택적으로 스위칭하여 I신호를 출력하는 출력 선택수단(27F)으로 구성되고, 상기 제2연산수단(28)은, 제1샘플 메모리(28A)와, 상기 제1감산기(28A)로 감산된 신호와 상기 제2메모리(30)의 연산 데이터를 곱셈하는 제2곱셈기(28B)와, 상기 곱셈기(28A)(28B)의 출력을 가산하여 Q신호를 출력하는 제2가산기(28C)로 구성된다.

그리고, 상기 출력 선택수단(27F)은 멀티플렉서로 구성하며, 상기 제1 및 2메모리(29)(30)는 3비트 어드레스를 입력으로 하고, 제13도와 같은 연산 데이터를 각 어드레스 지정에 대응하여 출력하는 롬(ROM)으로 구성하며, 이 롬의 어드레스를 순차 지정하기 위한 출력 및 메모리 제어수단(31)은 2비트 카운터로 구성하며, 카운터는 I클록을 리세트 신호로 하고, 3fsc 클록을 카운트하여 00,01,10,00,01,... 의 카운트값을 출력한다.

이와같이 구성된 본 발명 제4실시예의 색신호 복조장치에 의한 색복조 동작은 다음과 같이 실행된다.

3fsc로 샘플링된 입력 색신호(Cin)는 지연수단(26)의 제1샘플 메모리(26A)와 제2샘플 메모리(26B)를 차례로 거치면서 1클록씩 지연된 색신호(C1)(C2)를 출력한다.

이때 색신호(C1)의 위상이 I상이라고 하면, 입력 색신호(Cin)는 제9도의 데이터 배열에서 보는 바와같이 aI+bQ가 될 것이고, 색신호(C2)는 aI-bQ가 될 것이다(a,b값은 도면 제9도 참조)

제1연산수단(27)에서 제1감산기(27A)는 색신호(C2)를 입력 색신호(Cin)에서 감산하고, -1/2 연산기(27B)는 색신호(C1)를 -1/2 연산하며, 1/2 연산기(27C)는 감산기(27A)의 출력을 1/2 연산처리한다.

따라서, 제1감산기(27A)의 출력은 2bQ, 연산기(27B)의 출력은 -(aI+bQ+I)/2, 연산기(27C)의 출력은 bQ가 된다.

그리고, 제1가산기(27D)는 연산기(27B)(27C)의 출력을 가산하고 제2감산기(27E)는 감산하므로 그 출력은 각각 {...(aI+bQ+I)/2}, {...((aI+bQ+I)/2}-{bQ}가 된다.

이 타이밍에서 출력 및 메모리 제어수단(31)은 3fsc 클록을 카운트하고 I클록에서 리세트되므로 카운트 결과는 '00'이 되고, 이 카운트값을 제어신호(S)로 받는 출력 선택수단(27F)은 입력단(00)의 색신호(I)를 선택하여 출력하게 된다.

두 번째 샘플 클록 타이밍에서는 샘플 메모리(26A)(26B)의 출력이 1클록씩 이동하므로 이때에는 제1가산기(27D)의 가산 결과가 I가 되고, 출력 및 메모리 제어수단(31)의 제어신호는 '01'이 되므로 출력 선택수단(27F)은 입력단(01)을 선택하여 I신호를 출력하며, 또 다음 샘플링 클럭이 입력되면 제1감산기(27E)의 감산 결과가 I가 되고, 출력 및 메모리 제어수단(31)의 출력이 '10'이 되므로 출력 선택수단(27E)은 입력단(10)을 선택하여 I신호를 출력하게 된다.

또한 이와 동시에 출력 및 메모리 제어수단(31)의 출력값을 어드레스로 지정받는 제1메모리(29)와 제2메모리(30)의 출력 연산 데이터는 제13도에 나타낸 바와같이 어드레스가 '00'일 때 제1메모리(29)의 출력은 '0'이고, 제2메모리(30)의 출력은 -(1/2b)이므로, 제2연산수단(28A)에서 제1곱셈기(28A)의 출력은 '0'이고, 제2곱셈기(28B)의 출력은 2bQ*(-1/2b)=Q가 되어 제2가산기(28C)의 출력은 0+Q=Q가 된다.

다음 클록 타이밍에서는 출력 및 메모리 제어수단(31)의 출력값이 '01','10'이 도므로 이에 해당하는 연산 데이터가 메모리(29)(30)에서 출력도면 샘플 지연에 따라 곱셈기(28A)(28B)의 곱셈 결과가 변화되고 이에 대응하여 제2가산기(28C)의 출력은 여전히 Q가 되어 Q신호가 복조되는 것이다.

제1연산수단(27)에서 출력된 I신호는 제1출력 메모리(32)에 입력되고, 제2연산수단(28)에서 출력된 Q신호는 제2출력 메모리(33)에 입력된다.

제1출력 메모리(32)와 제2출력 메모리(33)는 출력 클록(OUT CLOCK)에 따라 입력 I,Q신호를 메모리하여 출력(I')(Q')하게 되는데, 출력 클록으로 제10도의 (가)와 같은 3fsc 클록을 사용하면 Y:I:Q=3:3:3이 될 것이고, 제10도의 (나)와 같은 I클록을 사용하면 Y:I:Q=3:1:1이 될 것이다.

즉, 출력 메모리(32)(33)에 가해지는 클록 주파수에 대응하여 데이터 비율이 변환되는 것이다.

제12도는 3fsc로 샘플링된 색신호를 복조하는 본 발명 제5실시예의 색신호 복조장치이며, 상기 제11도의 실시예와 동일 구성요소에 대해서는 동일 부호로 표기하여 중복되는 설명은 생략한다.

다만, 본 발명 제5실시예는 상기 제11도의 실시예 구성에서 연산기와 출력 선택수단(멀티플렉서)의 구성을 배제하고, 데이터 배열과 I신호를 구하기 위한 연산을 메모리에서 제공하는 연산 데이터를 이용해서 실행하는 실시예이다.

즉, 상기 제1연산수단(27)은 제2샘플 메모리(26B)에서 지연된 색신호(C2)와 입력 색신호(Cin)를 감산하는 감산기(27A)와, 상기 제1샘플 메모리(26A)에서 지연된 색신호(C1)와 제3메모리(34)에서 제공되는 연산 데이터를 곱셈하는제3곱셈기(27G)와, 상기 가산기(27A)에서 출력된 신호와 제4메모리(35)에서 제공되는 연산 데이터를 곱셈하는 제4곱셈기(H)와, 상기 곱셈기(27G)(27H)에서 출력된 신호를 가산하여 I신호를 출력하는 제3가산기(27I)로 구성되고, 상기 출력 및 메모리 제어수단(31)의 어드레스 지정을 받아 상기 제3곱셈기(27G)와 제4곱셈기(27H)에 I신호 복조를 위한 소정의 연산 데이터를 각각 공급하는 제3메모리(34) 및 제4메모리(35)를 포함하며, 설명하지 않은 구성요소는 상기 제11도에서와 동일한 구성요소이다.

이와같이 구성된 본 발명의 색신호 복조장치에 의한 색복조 동작은 다음과 같이 실행된다.

상기한 바와같이 제1연산수단(27)의 가산기(27A)는 입력 색신호(Cin)에서 지연된 색신호(C2)를 감산하고, 이 감산된 결과를 제4곱셈기(27H)와 제2연산수단(28)의 제2곱셈기(28B)에 공급한다.

제3곱셈기(27G)는 색신호(C1)와 제3메모리(34)에서 제공되는 제13도의 연산 데이터를 곱셈하여 제3가산기(27I)에 공급하며, 제4곱셈기(27H)는 감산기(27A)의 출력과 제4메모리(35)에서 공급되는 제13도의 연산 데이터를 곱셈하여 제3가산기(27I)에 공급한다.

제3가산기(27I)는 두 곱셈기(27G)(27H)에서 곱셈된 결과를 가산하여 I신호를 출력한다.

예를 들어, 색신호(C1)의 위상이 I상이라고 하면, 입력 색신호(Cin)는 제9도는 데이터 배열에서 보는 바와같이 aI+bQ가 될 것이고, 색신호(C2)는 aI+bQ가 될 것이다(a,b값은 도면 제9도 참조).

그리고, 출력 및 메모리 제어수단(31)의 출력값이 '00'인 타이밍에서 제3메모리(34)의 출력은 '1'이고, 제4메모리(35)의 출력은 '0'이므로, 제3곱셈기(27G)의 출력은 I*1=I가 되고, 제4곱셈기(27H)의 출력은 (Cin-C2)*0=0이 되며, 따라서 제3가산기(27I)의 출력은 I+0=I가 되므로서 I신호가 복조된다.

이러한 동작은 다음 타이밍의 클록이 입력되어 색신호가 1클록 지연됨에 대응하여 제3메모리(34)와 제4메모리(35)의 출력 연산 데이터가 제13도에 나타낸 바와같이 변화되어 가산기(27I)에서는 항상 복조된 I신호가 출력되는 것이다.

이후의 Q신호 보조와 데이타 비율 변환에 수반되는 동작은 상기 제11도에서 언급한 바와 동일하게 이루어진다.

이상에서 설명한 바와같이 본 발명은, 입력 색신호의 샘플링 속도와 동일한 속도로 색복조를 실행하기 때문에 고화질의 화상을 얻을 수 있고, 특히 Y:I:Q 비율을 변환시킬 때 4fsc 샘플링 색신호는 4:4:4의 비율로 복조된 색데이타에 대하여 그 출력단에서 출력 클록의 속도를 선택적으로 인가하여 데이터 변환을 수행하므로, 다운 샘플링 방식을 적용하기 때문에 데이터 변환에 수반되는 기존의 화질 저하 현상을 방지할 수 있고, 따라서 EDTV, HDTV등에 적용하여 고화질의 영상을 구현할 수 있는 등의 효과가 있다.

Claims (8)

1. 4fsc 클록으로 휘도/색 분리된 색신호(Cin)를 4fsc 클록으로 지연처리하여 색데이타 배열을 구하는 지연수단(7)과, 상기 지연수단(7)에서 지연된 색신호와 입력 색신호(Cin)를 연산처리하여 색데이타 배열을 구하는 연산수단(8)과, 상기 지연수단(7)에서 구한 색데이타를 반전시키는 제1반전수단(9)과, 상기 연산수단(8)에서 구한 색데이타를 반전시키는 제2반전수단(10)과, 상기 지연수단(7)에서 구한 색데이타, 제1반전수단(9)에서 구한 색데이타, 연산수단(8)에서 구한 색데이타, 제2반전수단(10)에서 구한 색데이타를 선낵적으로 스위칭하여 I신호를 출력하는 제1선택수단(11)과, 상기 지연수단(7)에서 구한 색데이타, 제1반전수단(9)에서 구한 색봄이타, 연산수단(8)에서 구한 색데이타, 제2반전수단(10)에서 구한 색데이타를 선택적으로 스위칭하여 Q신호를 출력하는 제2선택수단(12)과, 4fsc 클록을 입력으로 하고, I클록(I CLOCK)을 리세트신호(RESET)로 하여 상기 제1선택수단(11) 및 제2선택수단(12)을 스위칭 제어하는 선택 제어수단(13)과, 상기 제1선택수단(11)에서 출력된 I신호를 출력 클록(OUT CLOLCK)에 따라 메모리하여 I데이타 비율이 조정 출력되는 제1출력 메모리(14)와, 상기 제2선택수단(12)에서 출력된 Q신호를 출력 클록에 따라 메모리하여 Q 데이터 비율이 조정 출력되는 제2출력 메모리(15)로 구성된 것을 특징으로 하는 색신호 복조장치.
2. 제1항에 있어서, 상기 지연수단(7)은 입력 색신호(Cin)를 4fsc 클록으로 1샘플 지연처리하는 제1샘플 메모리(7A)와, 상기 제1샘플 메모리(7A)의 출력 색신호(C1)를 4fsc 클록으로 1샘플 지연처리하는 제2샘플 메모리(7B)로 구성되고, 상기 연산수단(8)은 상기 제2샘플 메모리(7B)에서 출력된 색신호(C2)와 입력 색신호(Cin)를 감산하는 감산기(8A)와, 상기 감산된 결과를 1/2처리(1비트 수프트 라이트)하는 1/2 연산기(8B)로 구성된 것을 특징으로 하는 색신호 복조장치.
3. 제1항에 있어서, 상기 지연수단(7)은 입력 색신호(Cin)를 4fsc 클록으로 순차 지연시켜 6개의 인접하며 연속하는 색데이타 배열을 구하는 제1 내지 제5 샘플 메모리(7C-7G)로 구성되고, 상기 연산수단(8)은, 상기 입력 색신호(Cin)를 -1/4 연산처리하는 -1/4 연산기(8C)와, 상기 제1샘플 메모리(7D)의 출력 색신호를 -1/4 연산처리하는 1/4 연산기(8D)와, 상기 제2샘플 메모리(7D)의 출력을 색신호를 1/2 연산처리하는 1/2 연산기(8E)와, 상기 제3샘플 메모리(7E)의 출력 색신호를 1/2 연산처리하는 1/2 연산기(8F)와, 상기 제4샘플 메모리(7F)의 출력 색신호를 -1/4 연산처리하는 -1/4 연산기(8G)와, 상기 제5샘플 메모리(7G)의 출력 색신호를 -1/4 연산처리하는 -1/4 연산기(8H)와, 상기 -1/4 연산기(8C)(8G) 및 1/2 연산기(8E)의 출력을 가산하여 제1선택수단(11) 및 제2선택수단(12)과 제1반전수단(9)에 공급하는 제1가산기(8I)와, 상기 -1/4 연산기(8D)(8H)의 출력 및 1/2 연산기(8F)의 출력을 가산하여 제1서택수단(11) 및 제2선택수단(12)과 제2반전수단(10)에 공급하는 제2가산기(8J)로 구성된 것을 특징으로 하는 색신호 복조장치.
4. 4fsc 클록으로 휘도/색분리된 색신호(Cin)를 4fsc 클록으로 지연처리하여 색데이타 배열을 구하는 지연수단(16)과 상기 지연수단(16)에서 지연된 색신호와 입력 색신호(Cin)를 제1메모리(18) 및 제2메모리(19)의 연산 데이터와 함께 연산처리하여 I신호를 구하고, 또한 Q신호를 구하기 위한 색데이타 배열을 구하는 제1연산수단(17)과, 상기 제1연산수단(17)에 색신호 배열 및 I신호를 구하기 위한 연산 데이터를 각각 공급하는 제1AAHFL(18) 및 제2메모리(19)와, 상기 지연수단(16)에서 출력된 색신호 및 상기 제1연산수단(17)에서 출력된 색신호를 제3메모리(22) 및 제4메모리(22)의 연산 데이터와 함께 연산처리하여 Q신호를 구하는 제2연산수단920)과, 상기 제2연산수단(20)에 Q신호를 구하기 위한 연산 데이타를 각각 공급하는 제3메모리(21) 및 제4메모리(22)와, 4fsc 클록을 입력으로 하고, I클록(I CLOCK)을 리세트신호(RESET)로 하여 상기 제1 내지 제4메모리(18)(19)의 어드레스를 지정하여 해당 색신호 상에 적절한 연산 데이터가 출력되게 제어하는 메모리 제어수단923)과, 상기 제1연산수단(17)에서 출싱관 I신호를 출력 클록(OUT CLOCK)에 따라 메모리하여 I데이타 비율이 조정 출력되는 제1출력 메모리(24)와, 상기 제2연산수단(20)에서 출력된 Q신호를 출력 클록에 따라 메모리하여 Q 데이터 비율이 조정 출력되는 제2출력 메모리(25)로 구성된 것을 특징으로 하는 색신호 복조장치.
5. 제4항에 있어서, 상기 지연수단(16)은 입력 색신호(Cin)를 4fsc 클록에 맞춰 1클록 지연하는 제1샘플 메모리(16A)와 상기 제1샘플 메모리(16A)에서 지연된 색신호(C1)를 1클록 지연시키는 제2샘플 메모리(16B)로 구성되고, 상기 제1연산수단(17)은 입력 색신호(Cin)와 상기 제2샘플 메모리(16B)로 지연된 색신호(C2)를 감산하는 감산기(17A)와, 상기 제1샘플 메모리(16A)에서 지연된 색신호(C1)와 제1메모리(18)의 연산 데이터를 곱셈하는 제1곱셈기(17B)와, 상기 감산기(17A)의 출력 색신호와 제2메모리(19)의 연산 데이터를 곱셈하는 제2곱셈기(17C)와, 상기 제1곱셈기(17B)와 제2곱셈기(17C)의 출력을 가산하여 I신호를 출력하는 제1가산기(17D)로 구성되고, 상기 제2연산수단(20)은, 상기 제1샘플 메모리(16A)의 출력 색신호(C1)와 제3메모리(21)의 연산 데이터를 곱셈하는 제3곱셈기(20A)와, 상기 감산기 (17A)의 출력과 제 4 메모리(22)의 연산 데이타를 곱셈하는 제 4 곱셈기(20B)와, 상기 제3 및 제4 곱셈기(20A)(20B)의 출력을 가산하여 Q신호를 출력하는 제2가산기(20C)로 구성된 것을 특징으로 하는 색신호 복조장치.
6. 3fsc 클록으로 휘도/색분리된 색신호(Cin)를 3fsc 클록으로 지연처리하여 색데이타 배열을 구하는 지연수단(26)과, 상기 지연수단(26)에서 지연된 색신호와 입력 색신호(Cin)를 연산처리하여 색데이타 배열을 구하고, 구해진 색데이타를 출력 및 메모리 제어수단(31)의 제어를 받아 스위칭하여 I신호를 구하는 제1연산수단(27)과, 상기 지연수단(26)에서 출력된 색신호 및 상기 제1연산수단(27)에서 출력된 색신호를 제1메모리(29) 및 제2메모리(30)의 연산 데이터와 함께 연산처리하여 Q신호를 구하는 제2연산수단(28)과, 상기 제2연산수단(28)에 Q신호를 구하기위한 연산데이타를 각각 공급하는 제1메모리(29) 및 제2메모리(30)와, 3fsc 클록을 입력으로 하고, I클록(I CLOCK)을 리세트 신호(RESET)로 하여 상기 제1 및 제2메모리(29)(30)의 어드레스를 지정하여 해당 색신호상에 적절한 연산 데이터가 출력되게 제어하는 출력 및 메모리 제어수단(31)과, 상기 제1연산수단(27)에서 출력된 I 신호를 출력 클록(OUT CLOCK)에 따라 메로리하여 I데이타 비율이 조정 출력되는 제1출력 메모리(32)와, 상기 제2연산수단928)에서 출력된 Q신호를 출력 클록에 따라 메모리하여 Q데이타 비율이 조정 출력되는 제2출력 메모리(33)로 구성된 것을 특징으로 하는 색신호 복조장치.
7. 제6항에 있어서, 상기 지연수단(26)은 입력 색신호(Cin)를 3fsc 클록에 맞춰 1클록 지연하는 제1샘플 메모리(26A)와, 상기 제1샘플 메모리(26A)에서 지연된 색신호(C1)를 1클록 지연시키는 제2샘플 메모리(26B)로 구성되고, 상기 제1연산수단(27)은 입력 색신호(Cin)와 상기 제2샘플 메모리(26B)로 지연된 색신호(C2)를 감산하는 제1감산기(27A)와, 상기 제1샘플 메모리(26A)로 지연된 색신호(C1)를 -1/2 연산처리하는 -1/2 연산기(27B)와, 상기 감산기(27A) 출력을 1/2 연산처리하는 1/2연산기(27C)와, 상기 연산기(27B)(27C)의 출력을 가산하는 제1가산기(27D)와, 상기 연산기(27B)(27C)의 출력을 감산하는 제2감산기(27E)와, 상기 제1샘플 메모리(26A)로 지연된 색신호(C1)와 제1가산기(27D)의 출력, 제2감산기(27E)의 출력을 출력 및 메모리 제어수단(31)의 제어를 받아 선택적으로 스위칭하여 I신호를 출력하는 출력 선택수단(27F)으로 구성되고, 상기 제2연산수단(28)은, 제1샘플 메모리(28A)로 지연된 색신호(C1)와 제1메모리(29)의 연산 데이터를 곱셈하는 제1곱셈기(28A)와, 상기 제1감산기(27A)로 감산된 신호와 상기 제2데이타(30)의 연산 데이터를 곱셈하는 제2곱셈기(28B)와, 상기 곱셈기(28A)(28B)의 출력을 가산하여 Q신호를 출력하는 제2가산기(28C)로 구성된 것을 특징으로 하는 색신호 복조장치.
8. 제6항에 있어서, 상기 제1연산수단(27)은 제2샘플 메모리(26B)에서 지연된 색신호(C2)와 입력 색신호(Cin)를 감산하는 감산기(27A)와, 상기 제1샘플 메모리(26A)에서 지연된 색신호(C1)와 제3메모리(34)에서 제공되는 연산 데이터를 곱셈하는 제3곱셈기(27G)와, 상기 가산기(27A)에서 출력된 신호와 제4메모리(35)에서 제공되는 연산 데이터를 곱셈하는 제4곱셈기(H)와, 상기 됩기(27G)(27H)에서 출력된 신호를 가산하여 I 신호를 출력하는 제3가산기(27I)로 구성되고, 상기 출력 및 메모리 제어수단(31)의 어드레스 지정을 받아 상기 제3곱셈기(27G)와 제4곱셈기(27H)에 I신호 복조를 위한 소정의 연산 데이터를 각각 공급하는 제3메모리(34) 및 제4메모리(35)를 포함하는 것을 특징으로 하는 색신호 복조장치.