KR960009957B1 - 반도체 기억장치의 셀 데이타 출력 회로 - Google Patents

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KR960009957B1 KR1019940003087A KR19940003087A KR960009957B1 KR 960009957 B1 KR960009957 B1 KR 960009957B1 KR 1019940003087 A KR1019940003087 A KR 1019940003087A KR 19940003087 A KR19940003087 A KR 19940003087A KR 960009957 B1 KR960009957 B1 KR 960009957B1
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Abstract

요약없음

Description

반도체 기억장치의 셀 데이타 출력 회로
제1도는 종래의 반도체 기억장치의 셀 데이타 출력 회로도.
제2도는 제1도의 회로의 동작을 설명하는 타이밍도.
제3도는 본 발명에 따른 반도체 기억장치의 셀 데이타 출력 회로도.
제4도는 제3도의 회로의 동작을 설명하는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
BLTn, *BLTn : 비트라인DB, *DB : 데이타 버스
BST, BSB : 블록 선택신호WLT1 : 워드라인
SPCT, *SNC : 센스증폭기 인에이블 신호
EQDB : 데이타 버스 라인 등화신호
1 : PMOS트랜지스터2,3,4 : NMOS트랜지스터
10T,10B : 셀 어레이20-1∼20-m : 비트라인 센스 증폭기
30 : 풀-업(pull-up) 센스 증폭회로
40 : 풀-다운(pull-down)센스 증폭회로
50 : 풀-업 센스 증폭회로60 : 데이타 버스 센스 증폭단(DBSA)
70 : 데이타 출력 버퍼
본 발명은 반도체 기억장치의 셀 데이타 출력 회로에 관한 것으로, 특히 반도체 기억장치의 셀 어레이에 연결된 센스증폭기의 풀다운센스증폭회로가 데이타버스라인에 대해 구성한 풀업센스증폭회로와 동작하도록 하여 특성을 개선하도록 한 반도체 기억장치의 셀 데이타 출력 회로에 관한 것이다.
일반적으로 매트릭스 어레이로 배치된 반도체 기억장치의 메모리 셀의 데이타를 읽어낼 때에는 센스 증폭기를 통해 데이타를 인출하고 있다. 이에 대한 구성이 제1도에 상세히 도시되었다. 그리고 이 회로의 동작을 설명하기 위한 동작 파형도는 제2도에 도시되었다. 다음에 종래의 센스 증폭기의 구성과 동작에 대하여 살펴본다.
반도체 메모리 칩이 인에이블되기 전에는 비트라인(BLTn),(*BLTn)이 전원전압레벨의 반정도까지 레벨이 상승되어 있다. 제2도(j)에는 이 상태가 도시되어 있다. 그리고 동시에 제2도(k)과 같이 상기 상태에서 데이타버스(DB),(*DB)는 거의 전원전압레벨 또는 'Vcc-Vtn'까지 레벨이 상승되어 있다. 이러한 것은 소위 프리차징기법에 의한 것이다. 그리고 이 때 상단 및 하단의 셀 어레이를 선책하는 블록 선택신호(BST)(BSB)는 하이레벨상태를 유지하고 있으며, 이에 대한 타이밍도는 제2도(b),(c)와 같다.
이때 칩이 인에이블되면 얼마간의 시간이 지연된 후에 비트라인에 대한 등화작용은 해제되어 제2도(f)와 같이 그 때의 시간에서 EQB신호는 로우로 하강함과 아울러 외부 어드레스에 의해 선택된 상단 셀 어레이(10T)에 인가되는 워드라인(WLT1)의 신호레벨이 제2도(a)와 같이 하이레벨로 되고 이때 상단 블록 선택신호(BST)는 제2도(b)와 같이 하이레벨을 유지하여 해당비트라인에 연결되는 신호흐름도를 설정하고, 반면에 선택되지 않은 하단 블록(10B)에 대한 선택신호(BSB)는 제2도(c)와 같이 비트라인 등화신호가 로우로 될때에 동기하여 선택된 원드라인의 레벨천이와 동시에 또는 이보다 더 빠르게 로우로 된다.
이와 같이 선택된 워드라인(WLT1)에 의해 상단의 셀(10)의 데이타가 충분히 해당비트 라인(BT1),(*BT1)으로 전송되면, 비트라인 센스 증폭기(SA-1)가 동작함과 아울러 데이타 버스 등화동작이 해제된다.
즉 칩 인에이블전의 하이레벨의 *SPT0신호(제2도(d)참조)와 로우레벨의 SN0신호를 각각 받는 PMOS 트랜지스터(1) 및 NMOS 트랜지스터(2)에 의해서 이에 인가되는 상기의 각 신호가 그 레벨을 천이하여 이에 따라 센스 증폭기에 인가되는 센스증폭기 인에이블 신호(SPCT),(*SNC)는 제2도(h)와 같이 각각 하이 레벨 및 로우레벨로 된다. 센스증폭기 인에이블 신호가 인가되므로서 증폭기는 작동을 개시하고 본연의 목적과 같이 비트라인의 신호 변화를 감지하여 Vcc/2 레벨이 있었던 비트라인의 신호레벨이 워드라인의 인가에 의해서 데이타 출력에 의해서 제2도(j)에 보인 바와 같이 증가하다가 센스 증폭기 작동에 의해서 비트라인은 하이레벨로 상승된다. 그리고 센스증폭기가 작동하는 시간에서 데이타 버스 라인 등화신호(EQDB)는 제2도(g)와 같이 로우레벨로 되어 등화작용을 해제한다.
센스증폭기가 작동개시됨에 따라서 비트라인(BLT1),(*BLT1)의 신호레벨 차가 현저히 벌어지게 된다. 그러면 이 시점에서 외부 어드레스에 의해 선택된 Y-Sell신호 (제2도(i)참조)가 로우레벨에서 하이레벨로 레벨천이하여 상단 블록선택신호(BST)를 로우레벨로 하고 셀 출력을 차단함과 동시에 Y-Sell 신호를 받는 NMOS트랜지스터(3),(4)를 스위칭 온시켜 따라서 비트라인(BLT1),(*BLT1) 신호를 데이타버스(DB)를 서로 연결하여 신호가 전송되게 한다. 그러면 Vcc/2레벨로 유지되고 있던 데이타 버스라인의 신호레벨은 제2도(k)와 같이 하이 및 로우레벨로 되는 것이다.
그런데 EQDB 신호에 의해서 데이타 버스라인간에 연결된 등화용 트랜지스터에 의해서 칩인에이블전에 데이타라인은 등전위로 차칭되어 있다가 EQDB 신호가 로우로 되면서 라인은 플로팅상태가 되어 제2도(j)의 A부분과 같이 비트라인의 전위에 영향을 미치게 된다. 즉, 플로팅상태에서 Y-SEL 신호에 의해 비트라인의 전위가 데이트라인에 전달될 때 영향을 미치게 되는데 타이밍이 어긋나면 A부분은 데이타로 인지될 수 있다.
또한, 상기한 바와 같은 종래의 센스 증폭기구조에서는 증폭기의 비트라인에서 데이타 버스 센스 증폭기(5)까지는 걸리는 부하가 크고 따라서 신호가 지연되는 시간이 길어지는 문제를 갖고 있다. 이러한 문제를 해결하기 위해서 데이타 버스 센스 증폭기(5)의 출력이 주변회로측의 입출력 라인을 거쳐 제2의 데이타 버스 센스 증폭기로 전달시키는 방법을 고려해볼 수 있겠으나 이는 레이아웃 면적의 증가 및 제어 신호에 의한 시간 지연을 유발하게 하므로 적절한 해결책이 못된다.
본 발명은 이러한 문제를 해결하기 위한 것으로, 본 발명의 목적인 데이타 버스의 등화회로를 이용하여 데이타 버스의 등화 및 센스 증폭동작이 가능하도록 회로를 구성하므로서 데이타 버스의 로딩 팩터(loading factor)가 커져 발생하는 신호지연 요소를 개선하도록 하고 데이타 전송이 신뢰성있게 이루어지도록 한 센스 증폭기를 갖는 반도체 기억장치의 셀 데이타 출력 회로를 제공하는 것이다.
본 발명의 목적에 따른 반도체 기억장치의 셀어레이의 셀데이타를 인출하기 위한 데이타 출력 회로로서, 상기 셀 어레이의 셀 비트라인에 연결되는 풀업 및 풀다운 센스 증폭회로로 구성된 센스증폭기와, 풀업 센스증폭회로 및 풀다운 센스 증폭회로를 연결하는 비트라인에 연결한 데이타 버스라인과, 상기 데이타 버스라인의 충전 등화를 위한 라인간 연결된 충전등화수단 및 풀업센싱을 위한 데이타라인 풀업센스회로와, 비트라인측에 연결된 데이타 라인과 데이타 라인 충전등화 및 풀업센스회로간에 연결된 스위칭수단으로 구성된 것을 특징으로 한다.
다음에 첨부한 도면을 사용하여 본 발명의 회로의 구성 및 동작을 상세히 설명한다.
제3도는 본 발명의 반도체 기억장치의 셀 데이타 출력 회로 구성을 보인 것이며, 제4도는 제3도의 각부에 대한 동작 타이밍도를 나탄낸 것이다.
칩이 인에이블되기 전에 비트라인(BLT1),(*BLTn)은 1/2 Vcc로 전원전압레벨의 반정도까지 레벨이 상승되어 있다. 제4도(j)에는 이 상태가 도시되어 있다. 그리고 동시에 제4도(1)과 같이 상기 상태에서 데이타 버스(DB),(*DB) 또한 거의 전원전압레벨의 반정도까지 레벨이 상승되어 있다. 이러한 것은 소위 프리차징기법에 의한 것이다. 그리고 이 때 상단 및 하단의 셀 어레이(10T),(10B)를 선택하는 블록 선택신호(BST)(BSB)는 하이레벨상태를 유지하고 있으며, 이에 대한 타이밍도는 제4도(b),(c)와 같다.
이때 칩이 인에이블되면 얼마간의 시간이 지연된 후에 비트라인에 대한 등화작용은 해제되어 제4도(f)와 같이 그 때의 시간 t1에서 EQB 신호는 로우로 하강함과 아울러 외부 어드레스에 의해 선택된 상단 셀 어레이(10T)에 인가되는 워드라인(WLT1)의 신호레벨이 제4도(a)와 같이 하이레벨로 되고 이때 상단 블록 선택신호(BST)는 제4도(b)와 같이 하이레벨을 유지하여 해당 비트라인에 연결되는 신호흐름로를 설정하고, 반면에 선택되지 않은 하단 블록에 개한 선택신호(BSB)는 제4도(c)와 같이 비트라인 동화신호가 로우로 될때에 동기하여 선택된 워드라인의 레벨천이와 동시에 또는 이보다 더 빠르게 로우로 된다.
이와 같이 선택된 워드라인(WLT1)에 의해 상단의 셀(10T)의 데이타가 충분히 해당비트 라인(BT1),(*BT1)으로 전송되면, 비트라인 센스 증폭기(20-1)가 동작함과 아울러 EQDB가 로우로 되어 데이타 버스 등화동작이 해제된다.
즉 칩 인에이블전의 하이레벨의 *SPTφ 신호(제4도(d)참조)와 로우레벨의 SNφ신호를 각각 받는 PMOS 트랜지스터(1) 및 NMOS 트랜지스터(2)에 의해서 이에 인가되는 상기의 각 신호가 제4도(d), (e)와 같이 그 레벨을 천이하여 이에 따라 본 발명의 센스 증폭기에 인가되는 센스증폭기 인에이블 신호(SPCT),(*SNC)는 제4도(h)와 같이 시간 t2에서, 각각 하이레벨 및 로우레벨로 된다.
센스증폭기 인에이블 신호가 인가되므로서 증폭기는 작동을 개시하고 본연의 목적과 같이 비트라인의 신호변화를 감지하여 Vcc/2레벨에 있었던 비트라인의 신호레벨이 워드라인의 인가에 의해서 데이타출력에 의해서 제4도(j)에 보인 바와 같이 증가하다가 센스 증폭기 작동에 의해서 비트라인은 하이레벨로 상승된다. 그리고 센스 증폭기가 작동하는 시간 t2에서 데이타 버스 라인 등화신호(EQDB)는 제4도(g)와 같이 로우레벨로 되어 등화작용을 해제한다.
센스증폭기가 작동개시됨에 따라서, 비트라인(BLT1), (*BLT1)의 신호레벨 차가 현저히 벌어지게 된다. 그러면 이 시점, 제4도의 시간 t3의 시점에서 외부 어드레스에 의해 선택된 Y-Sell신호(제4도(i)참조)가 로우레벨에서 하이레벨로 레벨천이하여 상단 블록선택신호(BST)를 로우레벨로 하고 셀 출력을 차단함과 동시에 Y-Sell 신호를 받는 NMOS 트랜지스터(3),(4)를 스위칭 온시켜 따라서 비트라인(BLT1),(*BLT1) 신호를 데이타버스(DB)에 서로 연결하여 신호가 전송되게 한다. 그러면 Vcc/2레벨로 유지되고 잇던 데이타 버스라인의 신호레벨은 제4도(1)과 같이 하이레벨로 되는 것이다. 이때 Y-Sell 신호가 하이로 되면 센스증폭기의 그라운드 측에 연결된 NMOS 트랜지스터(2)와 병렬로 연결된 트랜지스터가 온되어서 풀다운 센스 증폭회로의 전류를 신속하게 접지로 흘려 주기 때문에 노이즈를 줄일 수 있다.
상기한 동작과정에서 선택된 블록 선택신호(BST)는 하이레벨에서 로우레벨로 변하게 되어 셀측의 비트라인과 풀-업(pull-up) 센스 증폭회로(30)는 데이타버스와는 끊어진 상태에서 센싱동작이 이루어지고 있고, 동시에 데이타 버스측에서는 Y-Sell이 턴온한 시점부터 비트라인의 풀-다운(pull-down) 센스 증폭회로(40)와 데이타 버스 등화 및 센스증폭기의 풀-업 센스 증폭회로(50)와 센싱동작을 하게 된다. 즉, 비트라인의 풀-다운(pull-down) 센스 증폭회로(40)와 데이타 버스 등화 및 센스증폭기의 풀-업 센스 증폭회로(50)는 서로 작용하여 또 하나의 센스 증폭기를 구성하므로서 회로의 동작에 의해서 데이타 버스는 더욱 빨리 벌어지게 되고, 이 전압차는 데이타 버스 센스 증폭단(DBSA)(60)에 인가된다. DBSA는 이 전압차를 증폭하여 데이타 출력 버퍼(70)를 통해 출력한다.
이와 같이 본 발명의 회로는 데이타 버스의 등화회로를 이용하여 데이타 버스의 등화 및 센스 증폭동작이 가능하도록 회로를 구성하므로서 데이타 버스의 로딩 팩터(loading factor)가 커져 발생하는 신호지연요소를 개선하도록 하고 데이타 전송이 신뢰성 있게 이루어지도록 하고 있다.

Claims (4)

  1. 반도체 기억장치의 셀어레이의 셀데이타를 인출하기 위한 데이타 출력 회로로서, 상기 셀 어레이의 셀 비트라인에 연결되는 풀업 및 풀다운 센스 증폭회로로 구성된 센스증폭기와, 풀업 센스 증폭회로 및 풀다운 센스 증폭회로를 연결하는 비트라인에 연결한 데이타 버스라인과, 상기 데이타 버스라인의 충전 등화를 위한 라인간 연결된 충전등화수단 및 풀업센싱을 위한 데이타라인 풀업센스회로와, 비트라인측에 연결된 데이타 라인과 데이타 라인 충전등화 및 풀업센스회로간에 연결된 스위칭수단으로 구성된 것을 특징으로 하는 반도체 기억장치의 셀 데이타 출력 회로.
  2. 제1항에 있어서, 셀데이타가 비트라인에 전송되고 스위칭 수단의 턴온에 의해서 센스증폭기의 풀다운 센스증폭회로와 데이타라인의 풀업센스증폭회로가 하나의 센스증폭기를 형성하여 데이타를 인출하는 것을 특징으로 하는 반도체 기억장치의 셀 데이타 출력 회로.
  3. 제1항에 있어서, 상기 센스증폭기의 풀업 센스증폭회로와 풀다운 센스증폭회로를 연결하는 비트라인에 셀어레이 선택을 위한 스위칭수단을 포함하여 상기 데이타라인의 스위칭수단의 턴온시점에서 스윙칭오프되어 풀업 센스증폭회로와 풀다운 센스증폭회로를 분리시키는 것을 특징으로 하는 반도체 기억장치의 셀 데이타 출력 회로.
  4. 제1항에 있어서, 상기 인출된 데이타버스라인의 데이타는 버스 센스증폭기와 데이타출력버퍼를 통해 출력되도록 상기 구성을 더욱 포함하는 것을 특징으로 하는 반도체 기억장치의 셀 데이타 출력 회로.
KR1019940003087A 1994-02-22 1994-02-22 반도체 기억장치의 셀 데이타 출력 회로 KR960009957B1 (ko)

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