KR960008570A - 모듈러 칩 선택 제어 회로 - Google Patents
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Abstract
모듈러 칩 선택 제어 회로(80)는 제1어드레스 디코더수를 갖는 어드레스 디코드 스테이지(90)와 제2제어 유닛수를 갖는 제어 스테이지(100) 및 제3핀 구성 논리 회로수를 갖는 핀 구성 스테이지(110)를 갖으므로써 스케일될 수 있다. 메모리 영역수, 액세스 파이프라인 깊이 및 칩 선택 신호수를 각각 규정하는 이를 세개의 수는 독립적이고 칩 설계간에서 변경되어 서로 다른 시스템 필수품을 수용한다. 제어 스테이지는 제어 유닛(170,180)이 액세스된 영역의 특성을 토대로 펜싱 메모리 사이클을 파이프라인하도록 하는 초기 파이프라인 제어회로(186)를 포함한다. 제어 유닛(170,180)과 더불어 초기 파이프라인 제어 회로(186)는 한 세트의 파이프라인들이 데이타 통합시키고 적절하게 사이클 종료시키도록 하므로써, 효율적인 일련의 파이프라인 메모리 액세스사이클을 제공한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따라 데이타 처리 시스템을 구성하는 블럭도.
제3도는 제1도의 칩 선택 회로에서 다중레벨 보호회로를 구성하는 블럭도.
Claims (5)
- 모듈러 칩 선택 제어 회로(8O)에 있어서, 프로그램 가능한 영역과 관계되는 입력 어드레스가 상기 프로그램 가능한 영역내에 있는 경우 적어도 하나의 대응 제어 신호를 활성화하는 제1다수의 어드레스 디코더(91,94,97)를 갖는 어드레스 디코드 스테이지(90)와, 상기 제1다수의 어드레스 디코더(91,94,97) 각각으로부터 적어도 하나의 대응 제어 신호를 수신하고 이 제어 신호에 응답하여 대응하는 다수의 타이밍 신호를 제공하여 메모리 액세스를 제어하는 제2다수의 제어 유닛(101,102)을 갖는 상기 어드레스 디코드 스테이지(90)에 결합되는 타이밍 제어 스테이지(100) 및 다수의 칩 선택 신호중 선택된 하나의 신호를 제공하고 상기 제2다수의 제어유닛(l01,102) 각각의 상대응하는 다수의 타이밍 신호들중 선택된 하나의 신호에 응답하여 상기 다수의 칩선택 신호들중 선택된 하나의 신호를 제공하도록 프로그램 가능한 제3다수의 핀 구성 논리 회로(111,112)를 갖는 상기 어드레스 디코드 스테이지(90) 및 상기 타이밍 제어 스데이지(100)에 연결되는 핀 구성 스테이지(110)를 구비하는 것을 특징으로 하는 모듈러 칩 선택 제어 회로.
- 칩 선택 신호를 제공하는 프로그램 가능한 핀 구성 논리 회로(120)에 있어서, 다수의 칩 선택 핀 기능들중 선택된 칩 선택 핀 기능을 규정하는 비트 필드를 포함하는 프로그램 가능한 핀 기능 레지스터(130)와, 상기 프로그램 가능한 핀 기능 레지스터(130)에 결합되어 제1파이프라인된 사이클 동안 제1복중 신호 및 제2파이프라인된 사이클 동안 제2복종 신호를 활성화하는 복종 논리 수단(140)과, 상기 프로그랭 가능한 핀 기능 레지스터(130) 및 상기 복종 논리 수단(140)에 연결되어 상기 제1복종 신호가 액티브인 경우 상기 선택된 칩 선택핀 기능에 대응하는 제1다수의 입력 타이밍 신호들중 하나의 신호에 응답하여 칩 선택신호를 활성화하고 상기 제2복중 신호가 액티브인 경우 상기 선택된 칩 선택 핀 기능에 대응하는 제2다수의 입력 타이밍 신호들중 하나의 신호에 응답하여 칩 선택 신호를 활성화하는 핀 기능 출력 수단(150)을 구비하는 것을 특징으로 하는 프로그램 가능한 핀 구성 논리 회로.
- 멀티 레벨 보호 매카니즘을 갖는 데이타 처리기(30)에 있어서, 프로그램에 응답하여 다수의 메모리 액세스 각각에 대해 어드레스 및 적어도 하나의 대응 신호를 순차적으로 발생시키는 중앙 처리 장치 (CPU), 상기 CPU(31)에 결합되는 멀티-레벨 보호 회로(50)를 구비하며, 상기 멀티-레벨 보호 회로는; 상기 어드레스를 수신하는 제1입력과, 상기 적어도 하나의 대응 제어 신호를 수신하는 제2입력과, 상기 어드레스가 제1프로그램가능한 영역(41)내에 있는 경우 제1어드레스 정합 신호를 제공하는 제1출력 및 상기 적어도 하나의 대응 제어신호가 제1프로그램 가능한 보호 애트리뷰트와 정합하는 경우 제1애트리브트 정합을 제공하는 제2출력을 갖는 제1디코더(51)와, 상기 어드레스를 수신하는 제1입력과, 상기 적어도 하나의 대응 제어 신호를 수신하는 제2입력과, 상기 어드레스가 제2프로그램 가능한 영역내에 있는 경우 제2어드레스 정합 신호를 제공하는 제1출력 및 상기 적어도 하나의 대응 제어 신호가 제2프로그램 가능한 보호 애트리뷰트와 정합하는 경우 제2애트러뷰트 정합 신호를 제공하는 제2출력을 갖는 제2디코더(54)와, 상기 제1(51) 및 제2(54) 디코더 각각의 상기 제1및 제2출력을 수신하는 입력 및 외부 장치(22,23,24,25)에 대한 적어도 하나의 외부 제어 신호 발생을 인에이블하는 인에이블 신호를 제공하는 출력을 갖는 우선순위 강제 회로(58)로서, 상기 우선순위 강제 회로(58)는 상기 제1 및 제2어드레스 정합 신호들중 단지 하나의 신호가 액티브이고 상기 제1 및 제2애트리뷰트 정합 신호들중 대응하는 하나의 신호가 액티브인 경우 상기 인에이블 신호를 활성화하며, 상기 제1 및 제2어드레스 정합신호가 액티브이고 상기 제2애트리뷰트 정합 신호가 인액티브인 경우 상기 인에이블 신호를 인액티브시키므로써, 상기 제2프로그램 가능한 영역(42)을 상기 제1프로그램 가능한 영역(41)과 오버랩시키는 상기 우선순위강제 회로를 구비하는 것을 특징으로 하는 데이타 처리기.
- 멀티-레벨 보호 회로(50)에 있어서, 입력 어드레스롤 수신하는 제1입력과, 입력 애트리뷰트를 수신하는 제2입력과, 상기 입력 어드레스가 제1프로그램 가능한 영역(41)내에 있는 경우 제1어드레스 정합 신호를 제공하는 제1출력과, 상기 입력 애트리뷰트가 제1프로그램 가능한 보호 애트리뷰트와 정합하는 경우 제1애트리뷰트정합 신호를 제공하는 제2출력을 갖는 제1디코더(51)와, 상기 입력 어드레스를 수신하는 제1입력과, 상기 입력애트리뷰트를 수신하는 제2입력과, 상기 입력 어드레스가 제2프로그램 가능한 영역(42)내에 있을 경우 제2어드레스 정합 신호를 제공하는 제1출력과, 상기 입력 애트리뷰트가 제2프로그램 가능한 보호 애트리뷰트와 정합하는 경우 제2애트리뷰트 정합 신호를 제공하는 제2출력을 갖는 제2디코더(54) 및, 상기 제1(51) 및 제2(54)디코더 각각의 상기 제1 및 제2출력을 수신하는 입력과, 외부 장치를 액세스하는 적어도 하나의 외부 제어신호의 발생을 인에이블하는 인에이블 신호를 제공하는 출력을 갖는 우선순위 강제 회로(58)를 구비하며, 상기 우선순위 강제 회로(58)는 상기 제1 및 제2어드레스 정합 신호들중 단지 하나의 정합 신호가 액티브되고 상기 제1 및 제2애트리뷰트 정합 신호들중 대응하는 하나의 신호가 액티브되는 경우 상기 인에이블 신호를 활성화하며, 상기 제1 및 제2어드레스 정합 신호가 액티브되고 상기 제2애트리뷰트 정합 신호가 인액티브되는 경우 상기 인에이블 신호를 인액티브하므로써 상기 제2프로그램 가능한 영역(42)을 상기 제1프로그램 가능한 영역(42)과 어버랩하는 것을 특징으로 하는 멀티-레벨 보호 회로.
- 데이타 처리기에 멀티-레벨 보호를 제공하는 방법에 있어서, 상기 제1어드레스 영역과 관계되는 제1프로그램 가능한 보호 애트리뷰트 및 제1어드레스 영역(41)을 규정하는 단계와, 상기 제2어드레스 영역과 관계되는 제2프로그램 가능한 보호 애트리뷰트 및 제2어드레스 영역(42)을 규정하므로써, 상기 제2어드레스 영역(42)을 상기 제1어드레스 영역(41)과 적어도 부분적으로 오버랩하는 단계와, 대응하는 입력 애트리뷰트를 갖는 입력어드레스를 수신하는 단계와, 상기 입력 어드레스가 상기 제1어드레스 영역(41)내에 있는 경우 제1어드레스정합을 검출하는 단계와, 상기 입력 어드레스가 상기 제2어드레스 영역(42)내에 있는 경우 제2어드레스 정합을 검출하는 단계와, 입력 애트리뷰트가 상기 제1프로그램 가능한 보호 애트리뷰트와 정합하는 경우 제1애트리뷰트 정합을 검출하는 단계와, 상기 입력 애트리뷰트가 상기 제2프로그램 가능한 보호 애트리뷰트와 정합하는 경우 제2애트리뷰트 정합을 검출하는 단계와, 상기 제1 및 제2어드레스 정합중 단지 하나의 어드레스 정합만의 검출 및 상기 제1 및 제2애트리뷰트 정합들중 대응하는 하나의 정압의 검출에 응답하여 인에이블 신호를 활성화하는 단계 및 상기 제1 및 제2어드레스 정합 둘다의 검출 및 상기 제2애트리뷰트 정합 검출하는데 실패에 응답하여 상기 인에이를 신호를 인액티브 상대로 유지시키는 단계를 포함하는 것을 특징으로 데이타 처리기에 멀티-레벨 보호 제공 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (9)
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| US298,638 | 1989-01-18 | ||
| US298868 | 1994-08-31 | ||
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| US08/298,638 US5511182A (en) | 1994-08-31 | 1994-08-31 | Programmable pin configuration logic circuit for providing a chip select signal and related method |
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| US08/445,817 US5649159A (en) | 1994-08-31 | 1995-05-22 | Data processor with a multi-level protection mechanism, multi-level protection circuit, and method therefor |
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| DE60324203D1 (de) * | 2003-06-27 | 2008-11-27 | Fujitsu Ltd | Verfahren und system zur datenübertragung |
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