KR960000895B1 - 데이타버스 라인 중간레벨 시프터 회로 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명에 따른 데이터버스 라인 중간레벨 시프터의 회로도.
제2도는 제1도 회로의 데이타버스 입력신호와 데이터버스전압을 나타내는 데이타버스 출력신호의 파형.
* 도면의 주요부분에 대한 부호의 설명
P1 내지 P10 : PMOS트랜지스터 N1 내지 N10 : NMOS트랜지스터
INV1 내지 INV4 : 인버터
NODE A 내지 NODE H : 노드 A 내지 노드 H
본 발명은 SRAM에서 억세스 시간을 빠르게 하기 위하여, 데이타버스 라인을 트리스테이트(TRISTATE : HIGH와 LOW의 중간 레벨)로 만들기 위한 데이타버스 라인 중간 레벨 시프터(DATABUS LINE MIDDLE LEVEL SHIFTER)에 관한 것이다.
일반적으로 SRAM(특히 저속동작을 요하는 SRAM)에서는 억세스 시간을 조금이라도 빠르게 하기 위하여 등화펄스(EQUALIZE PULSE)를 데이타버스 라인에 이용하고 있으며, 그 이유는 사이클 1(CYCLE-1) 동안 데이타버스에 실려 있는 데이타가 하이 상태(HIGH)(또는 LOW 상태)이고 사이클 2(CYCLE-2)에서 데이타버스 라인에 실릴 데이타가 로우(LOW)(또는 HIGH)일때, 사이클 2가 시작되고 바로 데이타버스를 트리스테이트(TRISTATE : HIGH와 LOW의 중간 레벨)로 만들어 주면 사이클 2에서 바대 데이타를 읽을 때의 천이 시간(TRANSITION TIME)이 짧아지기 때문이다.
그러나, 이 방법은 등화펄스를 발생시킨후 각 회로에 적용하는 시간이 길고 또 등화펄스 발생회로가 잡음(NOISE)에 상당히 약하므로 고속(FASTPART) SRAM에는 사용하기가 부적합하다. 그러므로 고속 SRAM에서는 빠른 억세스 시간을 위하여 데이타버스 라인을 트리스테이트로 만들어 주는 회로가 꼭 필요하다.
따라서, 본 발명은 이런 문제점을 해결하기 위한 것으로써, 등화펄스를 이용하지 않는 데이타버스 라인 중간 레벨 시프터를 제공하는 것을 목적으로 한다.
이하, 첨부 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다. 제1도는 본 발명에 따른 데이타버스 라인 중간레벨 시프터 회로도이고, 제2도는 제1도 회로의 데이타버스 입력신호와 데이타버스 전압을 나타내는 데이타버스 출력신호의 파형도를 도시하는데, 제2도에서 실선은 데이타 입력신호를 나타내고, 점선을 데이타 출력신호를 나타낸다.
제1도에 도시된 바와 같이 본 발명의 데이타버스 라인 중간레벨 시프터회로는 데이타버스의 전압에 응답하여 상기 데이타버스의 전압레벨을 풀업시키는 풀업 트랜지스터 P9 및 풀다운시키는 풀다운 트랜지스터 N9로 이루어진 데이타버스 전압 레벨 구동 수단(80)과, 데이타버스의 전압레벨에 응답하여 노드 A를 풀업시키는 풀업 트랜지스터 P1와 데이타버스의 전압레벨에 응답하여 노드 E를 풀다운시키는 풀다운 트랜지스터 N1과, 노드 A와 노드 E사이에 접속되어 저항 역할을 하는 PMOS 및 NMOS트랜지스터 P10 및 N10과, 노드 A의 전압을 전달하는 전달게이트용 트랜지스터 P2 및 N5, 노드 E의 전압을 전달하는 전달게이트용 트랜지스터 P5 및 N2와, 데이타버스 전압에 응답하여 상기 전달게이트용 트랜지스터 P2 및 N5를 온/오프 구동하는 제어회로부 40과, 데이타버스 전압에 응답하여 상기 전달게이트용 P5 및 N2를 온/오프 구동하는 제어회로부 50과, 노드 C에 접속되어 데이타버스 전압에 응답해서 C를 방전시키는 방전회로부 60과, 노드 G에 접속되어 데이타버스 전압에 응답해서 노드 G를 충전시키는 충전회로부 70과, 노드 C의 전압을 반전시켜 상기 풀업 트랜지스터 P9의 게이트로 인가하는 인버터 INV3 및 노드 G의 전압을 반전시켜 상기 풀다운 트랜지스터 N9의 게이트에 인가하는 인버터 INV4를 구비하고 있다.
그리고, 상기 제어회로부 40은 다수의 CMOS회로를 구비하되 상기 CMOS회로를 구성하는 NMOS트랜지스터와 접지전원단 사이에 적어도 하나의 다이오드 접속용 NMOS트랜지스터를 더 구비하여 상기 NMOS트랜지스터들의 임계전압에 의해 상기 전달게이트용 트랜지스터 P2 및 N5의 게이트 전압 레벨을 결정하며, 상기 제어회로부 50은 다수의 CMOS회로를 구비하되 상기 CMOS회로를 구성하는 PMOS트랜지스터와 공급전원단 사이에 적어도 하나의 다이오드 접속형 PMOS트랜지스터를 더 구비하여 상기 PMOS트랜지스터들의 임계전압에 의해 상기 전달게이트용 트랜지스터 P5 및 N2W의 게이트 전압 레벨을 결정한다.
또한, 상기 방전회로부 60은 상기 노드 C와 접지전원단 사이에 직렬 접속된 다수의 NMOS트랜지스터로 이루어지며, 충전회로부 70은 노드 E와 접지전원단 사이에 직렬 접속된 다수의 PMOS트랜지스터로 이루어진다.
상기와 같은 구성을 갖는 제1도의 동작을 살펴본다.
제1도에서 데이타버스에 하이(HIGH)인 데이타가 인가되면, PMOS트랜지스터 P1은 오프(OFF) 상태가 되고 PMOS트랜지스터 N1은 온(ON) 상태가 되므로, 노드 E(NODE E)는 LOW, 노드 A는 노드 E와 NMOS트랜지스터 N10과 PMOS트랜지스터 P10의 온(ON) 저항만큼의 전압차이를 갖게 된다. 또한 PMOS트랜지스터 P3과 NMOS트랜지스터 N6(VT-임계전압-를 크게 한 NMOS트랜지스터)의 게이트 입력은 데이타버스 전압(HIGH)이므로, PMOS트랜지스터 P3은 OFF, NMOS트랜지스터 N6은 ON이 된다. 그래서, 노드 B는 LOW가 되고, 전달 게이트(TRANSFER GATE) 트랜지스터 P2의 게이트 입력은 HIGH가 되어 이 트랜지스터 P2는 OFF가 되며, PMOS트랜지스터 P4는 데이타버스(HIGH)에 의해서 OFF되고, NMOS트랜지스터 N7은 ON되어 전달 게이트 트랜지스터 N5의 게이트 입력이 로우가 되어 NMOS트랜지스터도 N5도 OFF가 된다. 따라서, 전달 게이트 트랜지스터 P2와 N5가 OFF되므로, NODEA의 전압은 노드 C로 전달되지 못한다. 그리고, NMOS트랜지스터 N8의 게이트 입력(데이타버스 입력신호)이 HIGH임으로, NMOS트랜지스터 N8은 ON되어 노드 C는 LOW가 되고, PMOS트랜지스터 P9의 게이트 입력이 되는 노드 D는 HIGH가 되므로, PMOS트랜지스터 P9는 OFF가 되어 데이타버스가 HICH일 때는 PMOS트랜지스터 P9는 데이타버스에 영향을 미치지 못한다. 한편, PMOS트랜지스터 P6(VT를 크게한 PMOS트랜지스터)과 NMOS트랜지스터 N3의 게이트 입력인 데이타버스가 HIGH임으로 PMOS트랜지스터 P6은 OFF상태, NMOS트랜지스터 N3은 ON상태로 되어서, 노드 F는 LOW로 되고, NMOS트랜지스터 N2의 GATE입력은 HIGH임으로 N2는 ON되고, 마찬가지의 게이트 입력(DATABUS=HIGH)에 의해 PMOS트랜지스터 P7은 OFF가 되고, NMOS트랜지스터 N4는 ON이 되고, PMOS트랜지스터 P5의 게이트 입력은 LOW이므로 P5는 ON이고, PMOS트랜지스터 P8의 게이트 입력이 HIGH이므로 P8은 OFF상태이다. 따라서, 노드 E의 전압(LOW)이 N2와 P5를 통해서 노드 G로 전달되고, 다시 인버터(INV4)를 거쳐서 노드 H를 HIGH로 만든다. 노드 H가 HIGH가 되면 NMOS트랜지스터 N9가 ON되고 데이타버스의 전압(HIGH)이 이 N9를 통해서 LOW로 떨어진다. 데이타버스의 전압이 트랜지스터 P6,P7 및 P8을 ON으로 되게 할만큼 낮아지면, P6에 의해 노드 F의 전압이 HIGH가 되고, P7에 의해 P5의 게이트 전압이 HIGH가 되고, P8에 의해 노드 G의 전압이 HIGH가 되어 N2와 P5는 OFF되고 노드 H는 LOW가 되어 N9도 OFF가 된다. 따라서, 데이타버스에 HIGH인 데이타가 인가될때, 데이타버스 전압은 P6,P7,P8이 ON되는 전압, 즉 P6,P7,P8이 ON되는 전압, 즉 P6,P7,P8 트랜지스터들의 VT(임계전압)의 값에 따라 특정한 전압으로 유지된다.
이와 달리, 제1도의 회로에서, 데이타버스에 LOW인 데이타가 인가되면, PMOS트랜지스터 P1은 ON상태가 되고 NMOS트랜지스터 N1은 OFF상태가 되므로, 노드 A는 HIGH, 노드 E는 노드 A와 NMOS트랜지스터 N10과 PMOS트랜지스터 P10의 ON 저항만큼의 전압차이를 갖게 된다. 또한 트래지스터 N3과 P6(임계전압(VT)을 크게 한 PMOS트랜지스터)의 게이트입력은 데이타버스의 전압(LOW)이 되므로 N3은 OFF, P6은 ON이 된다. 그래서 노드 F는 HIGH가 되고, 전달 게이트 트랜지스터 N2의 게이트 입력은 LOW가 되어 N2는 OFF가 되며, N4는 데이타버스(LOW)에 의해 OFF되고 P7은 ON되어 전달게이트 트랜지스터 P5도 OFF가 된다. 따라서 전달게이트 트랜지스터 N2와 P5가 OFF되므로, 노드 E의 전압은 노드 G로 전달되지 못한다. 그리고 PMOS트랜지스터 P8의 게이트 입력(데이타버스)이 LOW임으로 P8은 ON상태로 되어 노드 G는 HIGH가 되고, NMOS트랜지스터 N9의 게이트 입력인 노드 H는 LOW가 되므로 N9는 OFF가 되어 데이타버스가 LOW일 때는 NMOS트랜지스터 N9는 데이타버스에 영향을 미치지 못한다.
한편, NMOS트랜지스터 N6(VT를 크게 한 NMOS트랜지스터)과 PMOS트랜지스터 P3의 게이트 입력인 데이타버스가 LOW이므로 N6은 OFF, P3은 ON되어서 노드 B는 HIGH가 되고, PMOS트랜지스터 P2의 게이트 입력은 LOW가 되어 P2는 ON되고, 마찬가지의 게이트 입력(데이타버스=LOW)으로 NMOS트랜지스터 N7은 OFF, PMOS트랜지스터 P4는 ON되기 때문에 NMOS트랜지스터 N5의 게이트 입력은 HIGH, N5는 ON이고, NMOS트랜지스터 N8의 게이트 입력이 LOW이므로 N8은 OFF이다. 따라서 노드A의 전압(HIGH)이 P2와 N5를 통해서 노드 C로 전달되고, 다시 인버터 INV3을 거쳐서 노드 D를 LOW로 만든다. 노드 D가 LOW가 되면 PMOS트랜지스터 P9가 ON되고 데이타버스의 전압(LOW)이 P9를 통해서 HIGH로 올라간다. 데이타버스의 전압이 N6,N7,N8을 ON상태로 만들만큼 높아지며, N6에 의해 노드 B, N7에 의해 N5의 게이트 전압, N8에 의해 노드 C의 전압이 모두 LOW가 되어 P2와 N5는 OFF되고, 노드 D는 HIGH가 되어 P9도 OFF가 된다. 따라서 데이타버스에 LOW인 데이타가 인가될때, 데이타버스 전압은 N6,N7,N8이 ON되는 전압, 즉 N6,N7,N8 트랜지스터들의 VT(임계전압)의 값에 따라 특정한 전압으로 유지된다.
이상, 상기한 바와 같은 본 발명은 등화펄스를 사용하지 못하는 고속 SRAM의 데이타버스 라인을 등화시켜 고속동작을 야기할 수 있고, 데이타 버스 라인을 갖는 모든 메모리 소자에 적용할 수 있다는 효과가 있다.
Claims (7)
- SRAM의 데이타버스 라인을 중간레벨(트리스테이트)로 유지시켜 주기 위한 데이타버스 라인 중간레벨 시프터 회로에 있어서, 데이타버스의 전압에 응답하여 상기 데이타버스의 전압레벨을 풀업시키는 제1풀업트랜지스터(P9) 및 상기 데이타버스의 전압레벨을 풀다운시키는 제1풀업다운 트랜지스터(N9)를 구비하는 데이타버스 전압 레벨 구동수단(80); 상기 제1풀업 트랜지스터(P9)의 게이트와 제1전류경로를 형성하는 노드 A와; 상기 제1풀다운 트랜지스터(N9)의 게이트와 제2전류경로를 형성하는 노드 E와; 데이타버스의 전압레벨에 응답하여 상기 노드 A를 풀업시키는 제2풀업 트랜지스터(P1); 데이타버스의 전압레벨에 응답하여 상기 노드 E를 풀다운시키는 제2풀다운 트랜지스터(N1); 상기 노드 A와 상기 노드 E사이에 접속된 저항수단(P10,N10)과, 상기 제1전류경로상에 형성되어 노드 A의 전압을 전달하는 제1전달 게이트수단(20)과, 상기 제2전류경로상에 형성되어 노드 E의 전압을 전달하는 제2전달게이트수단(30)과, 데이타버스 전압에 응답하여 상기 제1전달게이트수단(20)을 온/오프 구동하는 제1제어수단(40)과, 데이타버스 전압에 응답하여 상기 제2전달게이트수단(30)을 온/오프 구동하는 제2제어수단(50)과, 상기 제1전달게이트수단(20)과 상기 제1풀업 트랜지스터 (P9)의 게이트 사이의 제1전류경로상에 형성된 노드 C에 접속되어 데이타버스 전압을 응답해서 상기 노드 C를 방전시키는 방전수단(60)과, 상기 제2게이트 수단(30)과 상기 제1풀다움 트랜지스터(N9)의 게이트 사이의 제2전류경로상에 형성된 노드 G에 접속되어 데이타버스 전압에 응답해서 상기 노드 G를 충전시키는 충전수단(70)과, 상기 노드 C의 전압을 반전시켜 상기 제1풀업 트랜지스터(P9)의 게이트로 인가하는 제1반전수단 (INV3) 및 상기 노드 G의 전압을 반전시켜 상기 제1풀다운 트랜지스터(N9)의 게이트에 인가하는 제2반전수단(INV4)을 구비하는 것을 특징으로 하는 데이타버스 라인 중간레벨 시프터 회로.
- 제1항에 있어서, 상기 제1전달게이트수단(20)은 상기 제1전류경로상에 각각 채널에 형성되고 서로 양단이 연결된 제1PMOS트랜지스터(P2) 및 제1NMOS트랜지스터(N5)로 이루어지는 것을 특징으로 하는 데이타버스 라인 중간레벨 시프터 회로.
- 제1항에 있어서, 상기 제2전달 게이트 수단(30)은 상기 제2전류경로상에 각각 채널이 형성되고 서로 양단이 연결된 제2PMOS트랜지스터(P5) 및 제2NMOS트랜지스터(N2)로 이루어진 것을 특징으로 하는 데이타버스 라인 중간레벨 시프터 회로.
- 제2항에 있어서, 상기 제1제어수단(40)은 다수의 CMOS회로를 구비하되 상기 CMOS회로를 구성하는 NMOS트랜지스터와 접지전원단 사이에 적어도 하나의 다이오드 접속형 NMOS트랜지스터를 더 구비하여 상기 NMOS트랜지스터들의 임계전압에 의해 상기 제1PMOS트랜지스터(P2) 및 제1NMOS트랜지스터(N5)의 게이트 전압 레벨을 결정하는 것을 특징으로 하는 데이타버스 라인 중간레벨 시프터 회로.
- 제3항에 있어서, 상기 제2제어수단(50)은 다수의 CMOS회로를 구비하되 상기 CMOS회로를 구성하는 PMOS트랜지스터와 공급전원단 사이에 적어도 하나의 다이오드 접속형 PMOS트랜지스터를 더 구비하여 상기 PMOS트랜지스터들의 임계전압에 의해 상기 제2PMOS트랜지스터(P5) 및 제2NMOS트랜지스터(N2)의 게이트 전압 레벨을 결정하는 것을 특징으로 하는 데이타버스 라인 중간레벨 시프터 회로.
- 제4항에 있어서, 상기 방전수단(60)은 상기 노드 C와 접지전원단 사이에 직렬 접속된 다수의 NMOS트랜지스터(N8)로 이루어지는 것을 특징으로 하는 데이타버스 라인 중간레벨 시프터 회로.
- 제5항에 있어서, 상기 충전수단(70)은 상기 노드 E와 접지전원단 사이에 직렬 접속된 다수의 PMOS트랜지스터(P8)로 이루어지는 것을 특징으로 하는 데이타버스 라인 중간레벨 시프터 회로.
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