Claims (21)
데이타를 저장하는 동기식 메모리 장치에 있어서, 제어 입력들중의 한 제어 입력이 시스템 주파수에서 동작하는 시스템 클럭을 구비하는 어드레스와 제어 입력을 수신하고, 내부 제어 신호를 발생하도록 동작가능한 타이밍과 제어 회로, 행과 열로 배치된 셀의 어레이를 각각 구비하는 다수의 메모리 부분(MEMORY SECTIONS)을 구비하는 메몰 뱅크, 상기 타이밍과 제어 회로에 결합되고 상기 각 메모리 부분의 행을 인에이블 하도록 동작가능한 행 디코도, 상기 타이밍과 제어 회로에 결합되고, 실질적으로 동시에 상기 각 메모리 부분의 열을 동기하여 인에이블하도록 동작가능한 열 디코더, 및 상기 메모리 뱅크에 결합되고, 상기 각 메모리 부분으로부터 데이타를 실질적으로 동시에 수신하고 시스템 주파수와 동기하여 상기 각 메모리 부분으로 부터의 데이터를 교대로 출력하도록 동작가능한 출력 버퍼를 구비하는 것을 특징으로 하는 동기식 메모리 장치.A synchronous memory device for storing data, the synchronous memory device comprising: a timing and control circuit operable to receive an address and a control input having a system clock operating at a system frequency, the control input being one of the control inputs, and generating an internal control signal; A memory bank having a plurality of memory sections (MEMORY SECTIONS) each having an array of cells arranged in rows and columns, a row decoder coupled to the timing and control circuitry and operable to enable a row of each memory section, A column decoder coupled to the timing and control circuitry, the column decoder operable to synchronously enable the columns of each memory portion at substantially the same time, and coupled to the memory bank, the system being configured to receive data from each memory portion at substantially the same time. Days from each memory part in synchronization with frequency A synchronous memory device comprising: an output buffer operable to alternately output.
제1항에 있어서, 상기 메모리 뱅크는 다이나믹 랜덤 엑세스 메모리 셀을 구비하는 것을 특징으로 하는 동기식 메모리 장치.2. The synchronous memory device of claim 1, wherein the memory bank comprises dynamic random access memory cells.
제1항에 있어서, 상기 메모리 뱅크는 두개의 메모리 부분을 구비하는 것을 특징으로 하는 동기식 메모리 장치.2. The synchronous memory device of claim 1, wherein the memory bank comprises two memory portions.
제1항에 있어서, 상기 메모리 뱅크는 제1메모리 부분가 제2메모리 부분을 구비하며, 상기 열 디코더는 상기 제1메모리 부분에 결합된 제1메모리 부분 디코도와 상기 제2메모리 부분에 결합된 제2메모리 부분 디코더를 구비하며, 상기 각 메모리 부분 디코더는 상기 타이밍과 제어 회로로부터 수신된 열 어드레스에 응답하여 특정 메모리 부분의 행들을 인에이블 시키도록 동작가능한 것을 특징으로 하는 동기식 메모리 장치.The memory bank of claim 1, wherein the memory bank includes a first memory portion having a second memory portion, and the column decoder includes a first memory portion decoupling coupled to the first memory portion and a second memory portion coupled to the second memory portion. And a memory portion decoder, wherein each memory portion decoder is operable to enable rows of a particular memory portion in response to a column address received from the timing and control circuitry.
제4항에 있어서, 상기 타이밍과 제어 회로에 결합되고 상기 제1메모리 부분 디코더에 결합된 출력을 가진 제1카운터, 및 상기 타이밍과 제어 회로에 결합되고 상기 제2메모리 부분 디코더에 결합된 출력을 가진 제2카운터를 구비하고, 상기 각 카운터는 상기 카운터로 부터의 출력이 상기 제1과 제2메모리 부분 디코더에 의해 각각 수신되고 복수 데이타 위치는 각각의 메모리 부분으로부터 동기하여 액세스되도록 상기 열 어드레스의 적어도 일부를 로드하여 동기화된 카운트 동작을 수행하도록 동작가능한 것을 특징으로 하는 동기식 메모리 장치.5. The apparatus of claim 4, further comprising: a first counter coupled to the timing and control circuit and having an output coupled to the first memory partial decoder, and an output coupled to the timing and control circuit and coupled to the second memory partial decoder. And a second counter having a second counter, wherein each counter is configured such that an output from the counter is received by the first and second memory portion decoders respectively and a plurality of data locations are accessed synchronously from each memory portion. And operable to load at least a portion to perform a synchronized count operation.
제5항에 있어서, 상기 제1카운터와 상기 타이밍과 제어 회로사이에 결합된 가산기를 더 구비하고, 상기 가산기는 만일 액세스될 첫번째 메모리 위치가 상기 제1메모리 부분내에 있다면 상기 열 어드레스에 0을 더하도록 동작가능하고 만일 액세스될 첫번째 메모리 위치가 상기 제2메모리 부분내에 있다면 상기 열 어드레스에 1을 더하도록 동작가능한 것을 특징으로 하는 동기식 메모리 장치.6. The apparatus of claim 5, further comprising an adder coupled between the first counter and the timing and control circuitry, wherein the adder adds zero to the column address if the first memory location to be accessed is within the first memory portion. And operable to add one to the column address if the first memory location to be accessed is within the second memory portion.
제1항에 있어서, 상기 출력 버퍼는, 상기 메모리 부분에 결합된 제1래취 스테이지, 및 상기 제1래취 스테이지에 결합되고 메모리 장치로부터 데이타를 출력시키도록 동작가능한 제2래취 스테이지를 구비하고, 상기 각 래취 스테이지는 메모리 부분으로부터의 데이타 출력 비트 수를 액세스할 때마다 래취하도록 동작가능한 것을 특징으로 하는 동기식 메모리 장치.2. The apparatus of claim 1, wherein the output buffer comprises a first latch stage coupled to the memory portion, and a second latch stage coupled to the first latch stage and operable to output data from a memory device; Wherein each latch stage is operable to latch each time the number of data output bits from the memory portion is accessed.
제7항에 있어서, 상기 제2래취 스테이지내의 모든 데이타가 상기 메모리 장치로 부터 출력된 후에 상기 제1래취 스테이지로부터 상기 제2래취 스테이지까지 동기하여 데이타를 래취시키도록 동작가능한 래취 제어 회로를 더 구비하는 것을 특징으로 하는 동기식 메모리 장치.8. The apparatus of claim 7, further comprising a latch control circuit operable to latch data in synchronization from the first latch stage to the second latch stage after all data in the second latch stage is output from the memory device. A synchronous memory device, characterized in that.
제8항에 있어서, 각 메모리 부분으로부터의 데이타가 메모리 장치로부터 교대로 출력되도록 상기 제2래취 스테이지를 제어하도록 동작가능한 데이타 토글 회로를 더 구비하는 더 구비하는 것을 특징으로 하는 동기식 메모리 장치.9. The synchronous memory device of claim 8, further comprising a data toggle circuit operable to control the second latch stage such that data from each memory portion is alternately output from the memory device.
데이타를 저장하는 동기식 메모리 장치에 있어서, 제어 입력들 중 한 제어 입력이 시스템 주파수에서 동작하는 시스템 클럭을 구비하는 어드레스와 제어 입력을 수신하고 내부 제어 신호를 발생하도록 동작가능한 타이밍과 제어 회로, 행과 열로 배치된 메모리 셀의 어레이를 각각 구비하는 다수의 메모리 부분을 구비하는 제1메모리 뱅크, 행과 열로 배치된 메모리 셀의 어레이를 각각 구비하는 다수의 메모리 부분을 구비하는 제2메모리 뱅크, 상기 타이밍과 제어 회로에 결합되어 있으며 상기 제1메모리 뱅크의 상기 각 메모리 부분의 행을 인에이블시키도록 동작가능한 제1행 디코더, 상기 타이밍과 제어 회로에 결합되어 있으며 상기 제2메모리 뱅크의 상기 각 메모리 부분의 행을 인에이블시키도록 동작가능한 제2행 디코더, 상기 타이밍과 제어 회로에 결합되어 있으며 실질적으로 동시에 상기 제1메모리 뱅크의 상기 각 메모리 부분의 행을 동기하여 인에이블시키도록 동작 가능한 제2열 디코더, 및 제1및 제2메모리 뱅크에 결합되고, 각 메모리 뱅크의 상기 각 메모리 부분으로부터 데이타를 실질적으로 동시에 수신하고 시스템 주파수와 동기하여 각 메모리 뱅크의 상기 각 메모리 부분으로부터의 데이타를 교대로 출력하도록 동작가능한 출력 버퍼를 구비하는 것을 특징으로 하는 동기식 메모리 장치.A synchronous memory device for storing data, the control input comprising: timing and control circuits, rows and circuits operable to receive an address and a control input having a system clock operating at a system frequency and to generate an internal control signal; A first memory bank having a plurality of memory portions each having an array of memory cells arranged in columns, a second memory bank having a plurality of memory portions each having an array of memory cells arranged in rows and columns, the timing And a first row decoder coupled to the control circuit and operable to enable a row of each memory portion of the first memory bank, the respective memory portion of the second memory bank coupled to the timing and control circuit. A second row decoder operable to enable a row of signals, said timing and control circuitry A second column decoder coupled to the first and second memory banks, the second column decoder coupled to and operable to synchronously enable a row of each memory portion of the first memory bank at substantially the same time; And an output buffer operable to receive data from each memory portion substantially simultaneously and alternately output data from each memory portion of each memory bank in synchronization with a system frequency.
제10항에 있어서, 상기 각 메모리 뱅크는 다이나믹 랜덤 액세스 메모리 셀의 어레이를 구비하는 것을 특징으로 하는 동기식 메모리 장치.11. The synchronous memory device of claim 10, wherein each memory bank comprises an array of dynamic random access memory cells.
제10항에 있어서, 상기 각 메모리 뱅크는 두 메모리 부분을 구비하는 하는 것을 특징으로 하는 동기식 메모리 장치11. The synchronous memory device of claim 10, wherein each memory bank comprises two memory portions.
제10항에 있어서, 상기 각 메모리 뱅크는 제1메모리 부분과 제2메모리 부분을 구비하고, 및 상기 각 열디코더는 상기 제1메모리 부분에 결합되어 있는 제1메모리 부분 디코더와 상기 제2메모리 부분에 결합되어 있는 제2메모리 부분 디코더를 구비하고, 상기 각 메모리 부분 디코더는 상기 타이밍과 제어 회로로부터 수신된 열 어드레스에 응답하여 각 메모리 부분으로 열을 인에이블하도록 동작가능한 것을 특징으로 하는 동기식 메모리 장치.12. The first memory portion decoder and the second memory portion of claim 10, wherein each memory bank has a first memory portion and a second memory portion, and wherein each column decoder is coupled to the first memory portion. And a second memory portion decoder coupled to said each memory portion decoder being operable to enable a column to each memory portion in response to a column address received from said timing and control circuitry. .
제13항에 있어서, 상기 각 메모리 뱅크와 각각 연결된 제1과 제2버스트 회로를 더 구비하고, 상기 각 버스트 회로는 상기 타이밍고 제어 회로에 결합되어 있으며 상기 제1메모리 부분 디코더에 결합된 출력을 갖는 제1카운터, 및 상기 타이밍과 제어 회로에 결합되어 있으며 상기 제2메모리 부분 디코더에 결합된 출력을 갖는 제2카운터를 구비하고, 상기 각 카운터는 상기 카운터로부터의 출력이 상기 제1및 제2메모리 부분에 의해 개별 적으로 수신되고 복수 데이타 위치가 각 메모리 부분으로부터 동기하여 액세스되도록 상기 열 어드레스의 적어도 일부를 로드하여 동기화된 카운트 동작을 실행하는 것을 특징으로 하는 동기식 메모리 장치.15. The apparatus of claim 13, further comprising first and second burst circuits respectively coupled to the respective memory banks, each burst circuit coupled to the timing and control circuitry and having an output coupled to the first memory partial decoder. And a second counter having an output coupled to the timing and control circuitry and having an output coupled to the second memory portion decoder, wherein each counter has an output from the counter. And at least a portion of said column address being loaded so as to be individually received by a memory portion and that a plurality of data locations are accessed synchronously from each memory portion to perform a synchronized count operation.
제14항에 있어서, 상기 각 제1 및 제2버스트 회로는상기 제1카운터와 상기 타이밍과 제어 회로사이에 결합된 가산기를 더 구비하고, 상기 가산기는 만일 액세스될 첫번째 메모리 위치가 상기 제1메모리 부분내에 있다면 상기 열 어드레스에 0을 더하도록 동작가능하며 만일 액세스될 첫번째 메모리 위치가 상기 제2메모리 부분내에 있다면 상기 열 어드레스에 1을 더하도록 동작가능한 것을 특징으로 하는 동기식 메모리 장치.15. The apparatus of claim 14, wherein each of the first and second burst circuits further comprises an adder coupled between the first counter and the timing and control circuitry, wherein the adder is configured such that the first memory location to be accessed is the first memory. Operative to add zero to the column address if within a portion and to add one to the column address if the first memory location to be accessed is within the second memory portion.
제10항에 있어서, 상기 출력 버퍼는 상기 메모리 부분에 결합된 제1래취 스테이지, 및 상기 제1래취 스테이지에 결합되어 있으며 메모리 장치로 부터 데이타를 출력하도록 동작가능한 제2래취 스테이지를 구비하고, 상기 각 래취 스테이지는 상기 모든 메모리 부분으로부터 데이타 출력의 비트수를 액세스할 때마다 래취하도록 동작가능한 것을 특징으로 하는 동기식 메모리 장치.11. The apparatus of claim 10, wherein the output buffer comprises a first latch stage coupled to the memory portion, and a second latch stage coupled to the first latch stage and operable to output data from a memory device; Wherein each latch stage is operable to latch each time the number of bits of a data output is accessed from all of said memory portions.
제16항에 있어서, 상기 제2래취 스테이지내의 모든 데이타가 메모리 장치로부터 출력된 후에 상기 제1래취 스테이지에서 상기 제2래취 스테이지로 데이타를 동기하여 래취하도록 동작가능한 래취 제어 회로를 더 구비하는 것을 특징으로 하는 동기식 메모리 장치.17. The apparatus of claim 16, further comprising a latch control circuit operable to synchronously latch data from the first latch stage to the second latch stage after all data in the second latch stage is output from a memory device. Synchronous memory device.
제17항에 있어서, 각 메모리 부분으로부터의 데이타가 메모리 장치로 부터 교대로 출력되도록 상기 제1래취 스테이지를 제어하기 위해 동작가능한 데이타 토글 회로를 더 구비하는 것을 특징으로 하는 동기식 메모리 장치.18. The synchronous memory device of claim 17, further comprising a data toggle circuit operable to control the first latch stage such that data from each memory portion is alternately output from the memory device.
데이타를 저장하는데 사용된 메모리 장치의 액세스 방법에 있어서, 제어 입력중 한 제어 입력이 시스템 주파수에서 동작하는 시스템 클럭을 구비하는 어드레스와 제어 입력을 수신하는 단계, 어드레스와 제어입력에 응답하여, 다수의 메모리 부분내의 선정된 행을 인에이블시키는 단계, 어드레스와 제어 입력에 응답하여, 실질적으로 동시에 다수의 각 메모리 부분의 선정된 열들을 동기하여 인에이블시키는 단계, 각각의 메모리 부분으로부터 실질적으로 동시에 데이타를 수신하는 단계, 및 시스템 주파수와 동기하여 상기 각 메모리 부분으로부터의 수신된 데이타를 교대로 출력하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 액세스 방법.A method of accessing a memory device used for storing data, the method comprising: receiving an address and a control input having one of the control inputs having a system clock operating at a system frequency, in response to the address and the control input; Enabling predetermined rows in the memory portion, in response to address and control input, synchronously enabling the predetermined columns of each of the plurality of memory portions at substantially the same time, and simultaneously simultaneously extracting data from each memory portion. Receiving and alternately outputting the received data from each of said memory portions in synchronization with a system frequency.
제19항에 있어서, 각 메모리 부분내의 선정된 열을 인에이블하기 위해 초기의 열 어드레스를 수신하는 단계, 및 초기의 열 어드레스에 근거하여 선정된 열을 인에이블 후에, 복수의 데이타 위치가 각 메모리 부분으로 동기하여 액세스도도록, 각 메모리 부분내의 부수적인 열을 동기하여 인에이블하기 위해 초기의 열 어드레스에 근거하여 다른 열 어드레스를 결정하는 단계를 더 구비하는 것을 특징으로 하는 메모리 장치의 액세스 방법.20. The method of claim 19, wherein after receiving an initial column address to enable a predetermined column in each memory portion, and enabling the selected column based on the initial column address, the plurality of data locations are stored in each memory. And determining another column address based on the initial column address to synchronously enable additional columns in each memory portion to be synchronously accessed by the portion.
제20항에 있어서, 메모리 장치가 제1메모리 부분과 제2메모리 부분을 구비하고, 만일 액세스될 첫번째 메모리 위치가 제1메모리 부분내에 있으면 제1메모리 부분에 대한 초기의 열 어드레스에 0을 더하는 단계, 및 만일 액세스될 첫번째 메모리 위치가 제2 메모리 부분내에 있으면 제1 메모리 부분에 대한 초기의 열 어드레스에 1을 더하는 단계를 더 구비하는 것을 특징으로 하는 메모리 장치의 액세스 방법.21. The method of claim 20, wherein the memory device has a first memory portion and a second memory portion, and if the first memory location to be accessed is within the first memory portion, adding zeros to an initial column address for the first memory portion. And adding one to an initial column address for the first memory portion if the first memory location to be accessed is within the second memory portion.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.