KR950014474B1

KR950014474B1 - The circuit for comprossing video moving graphics

Info

Publication number: KR950014474B1
Application number: KR1019920024075A
Authority: KR
Inventors: 김동경
Original assignee: 주식회사엘지전자; 구자홍
Priority date: 1992-12-12
Filing date: 1992-12-12
Publication date: 1995-11-28
Also published as: KR940017914A

Abstract

The compression and display of video signal are done at the same time by using an FIFO(first in first out) memory. The circuit includes a video signal processor(10) for processing video signal externally transmitted, a video memory(12) for storing the output signal of the video signal processor(10) by frame units, a D/A converter(13) for converting digital video signal to analog signal which is transmitted to a monitor, an FIFO memory(14) for storing video signal to be compressed, a memory controller(15) for controlling R/W action of the FIFO memory(14), and a data compressor(10) for compressing video data reproduced from the video memory(12).

Description

Video moving picture compression circuit

제1도는 종래의 동화상 압축 회로도.1 is a conventional moving picture compression circuit diagram.

제2도는 본 발명의 비데오 동화상 압축 회로도.2 is a video moving picture compression circuit diagram of the present invention.

제3도는 제2도에서 메모리 제어부(15)의 상세 회로도.3 is a detailed circuit diagram of the memory controller 15 in FIG.

제4도는 제2도의 각부 제어신호 및 입/출력 파형도.4 is a control signal and input / output waveform diagram of each part of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 압축 처리부 11 : 비데오 처리부10: compression processing unit 11: video processing unit

12 : 비데오 메모리 13 : D/A 변환부12: video memory 13: D / A converter

14 : 선입선출 메모리 15 : 메모리 제어부14: first-in, first-out memory 15: memory control unit

본 발명은 비데오 동화상의 압축에 관한 것으로, 특히 선입선출 메모리를 사용하여 데이타의 압측과 동시에 압축되는 동화상을 화면상으로 확인할 수 있도록 한 비데오 동화상 압축회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the compression of video moving images, and more particularly, to a video moving image compression circuit which makes it possible to visually check moving images compressed at the same time as compression of data using a first-in first-out memory.

제1도는 종래의 압축 동화상 데이타에 대한 처리회로도로서 이에 도시한 바와 같이, 동화상 데이타를 압축/복원하는 압축 처리부(1)와, 비데오 신호를 입력하여 처리하는 비데오 처리부(2)와, 상기 압축 처리부(1)와 브이지에이(VGA)로부터의 출력신호중에서 특정 신호를 선택하여 상기 비데오 처리부(2)에 대한 데이다 출력 클럭을 제공하는 멀티플렉서(5)와, 상기 비데오 처리부(2)의 출력 데이타를 저장하는 비데오 메모리(3)와, 디지탈 비데오 데이타를 아날로그 신호로 변환하여 출력하는 D/A변환부(4)로 구성되어 있다.1 is a processing circuit diagram of a conventional compressed moving image data. As shown therein, a compression processing unit 1 for compressing and restoring moving image data, a video processing unit 2 for inputting and processing a video signal, and the compression processing unit A multiplexer (5) for selecting a specific signal among the output signals from the (1) and the VGA (VGA) and providing a data output clock to the video processor (2), and output data of the video processor (2). And a D / A converter 4 for converting and outputting digital video data into an analog signal.

상기와 같이 구성된 종래의 동화상 처리회로에 대하여 그 동작과 문제점을 상세히 설명하면 다음과 같다.The operation and problems of the conventional moving picture processing circuit constructed as described above will be described in detail as follows.

비데오 메모리(3)에서 출력된 데이타는 D/A변환부(4)에서 아날로그 신호로 변환되어 후단의 모니터(도면 미표시)로 출력되며 동화상을 압축하고자 할 때에는 상기 비데오 메모리(3)의 출력 비데오 데이타가 압축 데이타 처리부(1)로 입력된다.The data output from the video memory 3 is converted into an analog signal by the D / A converter 4 and output to the monitor (not shown) at the next stage. When the video is to be compressed, the output video data of the video memory 3 is output. Is input to the compressed data processing unit 1.

동화상 비데오 데이타를 압축하지 않고 모니터로 직접 출력하기 위해서는 멀티플렉서(5)가 VGA에서 오는 클럭을 선택하여 비데오 처리부(2)에 입력시키며, 상기 비데오 처리부(2)는 VGA 클럭에 맞추어 비데오 메모리(3)로부터 화상 데이타가 출력되게 한다.In order to output the video data directly to the monitor without compressing the video data, the multiplexer 5 selects a clock from the VGA and inputs it to the video processor 2, and the video processor 2 matches the VGA clock to the video memory 3. The image data is outputted.

이때에는 비데오 데이타가 압축 데이타 처리부(1)로는 입력되저 않으며, 상기 압축 데이타 처리부(1)가 데이타를 받으면 화면이 많이 상한 상태에서 압축이 되므로 복원시 원하는 화면을 불 수가 없게 된다.At this time, the video data is not input to the compressed data processing unit 1, and when the compressed data processing unit 1 receives the data, the screen is compressed at a high limit, so that the desired screen cannot be blown upon restoration.

그리고 비데오 데이타 화면을 압축하기 위해서는 멀티플렉서(5)를 압축 데이타 처리부(1)에서 제공하는 클럭이 비데오 처리부(2)로 입력되게 하고, 이 클럭에 의해 비데오 데이타가 비데오 메모리(3)에서 출력될수 있게 한다.In order to compress the video data screen, a multiplexer 5 is inputted to the video processor 2 so that the clock provided by the compressed data processor 1 can be output from the video memory 3 by the clock. do.

한편, 상기한 회로는 모니터로 전달되는 비데오 데이타가 VGA 클럭보다 늦기 때문에 화면의 동기가 맞지 않게 되며, 따라서 어떤 영상이 압축 저장되는지 알 수 없게 되는 문제점을 가지고 있다.On the other hand, the above circuit has a problem that the screen is not synchronized because the video data transmitted to the monitor is later than the VGA clock, and thus it is impossible to know which image is compressed and stored.

이에 따라서 본 발명의 목적은 상기와 같은 종래의 압축 데이타 처리 회로에 따르는 결함을 해결하기 위하여, 선입선출 메모리를 사용하여 비데오 메모리로부터의 데이타를 일시 저장하여 출력함으로써 비데오 데이타를 압축함과 동시에 이 데이타를 화면으로 확인할 수 있게 하는 동화상 압축회로를 제공하는데 있다.Accordingly, an object of the present invention is to compress video data by temporarily storing and outputting data from a video memory using a first-in first-out memory in order to solve the defects caused by the conventional compressed data processing circuit as described above. It is to provide a moving picture compression circuit that can be confirmed on the screen.

제2도는 본 발명에 따른 동화상 압축 회로도로서 이에 도시한 바와 같이, 동화상 데이타를 압축하는 압축 처리부(0)와, 비데오 신호를 입력하여 처리하는 비데오 처리부(11)와, 비데오 데이타를 저장하는 비데오 메모리(12)와, 상기 비데오 메모리(12)로부터의 디지탈 데이타를 아날로그 신호로 변환하는 D/A변환부(13)와, 압축될 비데오 데이타를 일시 저장하는 선입선출 메모리(14)와, 상기 선입선출 메모리(14)를 제어하는 메모리 제어부(15)로 구성된다.2 is a moving picture compression circuit diagram according to the present invention, as shown therein, a compression processing unit 0 for compressing moving image data, a video processing unit 11 for inputting and processing a video signal, and a video memory for storing video data. (12), a D / A converter (13) for converting digital data from the video memory (12) into an analog signal, a first-in first-out memory (14) for temporarily storing video data to be compressed, and the first-in-first-out It consists of a memory control part 15 which controls the memory 14.

한편, 상기 메모리 제어부(15)는 제3도에서 도시한 바와 같은 상세 구조로 되어 있어 비데오 처리부(11)에서 오는 수직 동기신호(VSYNC)가 플립플롭(15-1)의 클럭단(CK)과 팔(PAL)로직(15-2)의 입력단에 인가되고, 상기 플립플롭(15-1)의 반전출력신호(/Q)가 그 입력단(D)에 인가되며 그 출력신호(Q)는 후단의 팔로직(15-2)으로 입력된다.On the other hand, the memory control unit 15 has a detailed structure as shown in FIG. 3 so that the vertical synchronization signal VSYNC from the video processing unit 11 is connected to the clock stage CK of the flip-flop 15-1. Is applied to the input terminal of the arm PAL logic 15-2, and the inverted output signal / Q of the flip-flop 15-1 is applied to the input terminal D, and the output signal Q is It is input to the follow logic 15-2.

그리고 상기 팔로직(15-2)의 입력단에는 이들 신호(VSYNC,Q)외에도 상기 비데오 처리부(10)에서 나오는 시리얼 클럭(SERIAL CLOCK), 압축 처리부(10)에서 출력되는 프레임 엔드(FRAME END), 픽스인 클럭(PIXIN), 콤프레스(COMPRESS)신호가 입력되며, 상기 팔로직(15-2)의 출력단으로부터는 리프레쉬 신호와 선입선출 메모리(14)에 연결되는 FIFO(First In First Out) 라이트 리세트, FIFO 라이트 클럭, FIFO 라이트 인에이블, FIFO 리드 리세트, FIFO 리드 클럭, FIFO 리드 인에이블 신호가 출력된다.In addition to the signals VSYNC and Q, an input terminal of the PLogic 15-2 has a serial clock output from the video processor 10, a frame end output from the compression processor 10, and a frame end. A fix-in clock (PIXIN) and a compressor signal are input, and a FIFO (First In First Out) write reel connected to the refresh signal and the first-in-first-out memory 14 from the output terminal of the PLogic 15-2. The set, FIFO write clock, FIFO write enable, FIFO read reset, FIFO read clock, and FIFO read enable signals are output.

상기와 같이 구성한 본 발명의 회로에 대하여 그 작용과 효과를 제4도의 타이밍도를 참고로 하여 상세히 설명하면 다음과 같다.The operation and effect of the circuit of the present invention configured as described above will be described in detail with reference to the timing diagram of FIG.

먼저, 본 발명은 화면을 보다가 압축 저장하기를 원하는 화면이 나오면 압축 신호(COMPRESS)를 인에이블 시켜서 동화상 데이타가 압축되어 저장되게 함과 아울러 압축의 대상이 되는 데이타가 비데오 메모리(12)로부터 D/A변환부(13)로 출력되어 압축 데이타를 화면을 통해 확인할 수 있게 한다.First of all, the present invention enables a compressed signal (COMPRESS) when a screen desired to be compressed and stored is displayed so that moving image data is compressed and stored, and data to be compressed is stored in the video memory 12. The / A converter 13 outputs the compressed data to the screen.

그리고 압축 저장될 비데오 데이타는 비데오 메모리(12)로부터 출력되어 선입선출 메모리(14)에 일시적으로 저장되며, 상기 선입선출 메모리(14)는 메모리 제어부(15)의 제어에 따라서 압축 처리부(10)로 일정 속도의 데이타를 출력하여 비데오 데이타가 손실됨이 없이 압축 저상되게 한다.The video data to be compressed and stored is output from the video memory 12 and temporarily stored in the first-in first-out memory 14, and the first-in first-out memory 14 is transferred to the compression processing unit 10 under the control of the memory control unit 15. Outputs data at a constant rate so that video data is compressed without losing video data.

이를 제3도의 팔로직(15-2)과 관련하여 설명하면, 압축 신호가 인에이블될 경우 팔로직(15-2)에서 리프레쉬 신호(REFRESH)가 하이가 되어 플립플롭(15-1)에 대한 클리어 상태를 해제하므로 상기 플립플롭(15-1)은 비데오 처리부(11)에서 오는 수직동기신호(VSYNC)를 클럭으로 이용하여 라이트 인에이블 신호(WRITE ENABLE)를 발생시켜서 비데오 데이타가 선입선출 메모리(14)에 저장되게 한다.This will be described with reference to PAL logic 15-2 in FIG. 3. When the compression signal is enabled, the refresh signal REFRESH becomes high in PAL logic 15-2 so that the flip-flop 15-1 can Since the clear state is released, the flip-flop 15-1 generates a write enable signal WRITE ENABLE by using the vertical synchronization signal VSYNC from the video processor 11 as a clock, so that the video data is first-in first-out memory ( 14).

그리고 FIFO 라이트 인에이블 신호가 인에이블 됨과 아울러 FIFO 리드 클럭도 압축 처리부(10)에서 제공되는 픽셀인 클럭(PIXIN)에 맞추어 선입선출 메모리(14)에 인가됨으로써 비데오 데이타가 압축 처리부(10)에 입력되어 압축되어진다.In addition, the FIFO write enable signal is enabled, and the FIFO read clock is also applied to the first-in-first-out memory 14 in accordance with the clock PIXIN, which is a pixel provided by the compression processor 10, so that video data is input to the compression processor 10. And compressed.

압축 처리부(10)에서 비데오의 한 프레임이 압축되면 프레임 엔드 신호(FRAME END)가 발생하고 이신호에 의해 FIFO 라이트 리세트, FIFO 리드 리세트의 동작이 이루어짐과 아울러 플립플롭(15-1)이 리세트 된다.When one frame of the video is compressed by the compression processor 10, a frame end signal (FRAME END) is generated and the FIFO write reset and FIFO read reset are performed by this signal, and the flip-flop 15-1 is removed. Is set.

만일, 압축 처리부(10)의 압축하는 속도가 늦어져 프레임 엔드 신호(FRAME END)가 발생하기 전에 다음 프레임의 라이트가 시작되었을 경우에도 상기 프레임 엔드 신호(FRAME END)에 의해 플립플롭(15-1), FIFO 리드 및 FIFO 라이트 포인터(도면 미표시)가 리세트되므로 비데오 데이타의 깨짐이 없이 동화상 데이타의 압축 저장이 가능하게 된다.If the compression speed of the compression processing unit 10 is slowed and the writing of the next frame is started before the frame end signal FRAME END is generated, the flip-flop 15-1 is performed by the frame end signal FRAME END. ), FIFO reads and FIFO write pointers (not shown) are reset, allowing compressed storage of moving picture data without breaking the video data.

그러므로 선입선출 메모리(14)는 압축할 데이타를 일시 저장하였다가 출력함으로써 압축 처리기(10)의 처리속도에 구애를 받지 않고 데이타의 압축이 수행되게 하며, 압축 데이타의 화상을 화면을 통해 볼 수 있게 해준다.Therefore, the first-in, first-out memory 14 temporarily stores the data to be compressed and outputs the data to be compressed regardless of the processing speed of the compression processor 10, so that the image of the compressed data can be viewed on the screen. Do it.

이상에서와 같이 본 발명은 비데오 데이타의 압축과 화면 확인을 동시에 수행할 수 있게 해준다.As described above, the present invention enables simultaneous compression and screen confirmation of video data.

Claims

Video processing unit 10 for receiving a video signal input video signal processing, a video memory 12 for receiving and storing the output data of the video processing unit 10 in units of frames, and the video memory 12 A D / A converter 13 for converting the output digital data from the analog signal into an analog signal and outputting it to a monitor; a first-in first-out memory 14 for receiving and temporarily storing video data to be compressed from the video memory 12; And a memory control unit l5 for controlling read / write of data with respect to the first-in first-out memory 14 and a compression processor 10 which receives video data from the video memory 12 and compresses it. Moving picture compression circuit.

The video controller of claim 1, wherein the memory controller 15 generates a control logic for generating read / write and compressed data on a frame-by-frame basis for the first-in first-out memory 14, and the video. And a flip-flop (15-1) for generating a write enable signal for the PAL logic (15-2) in accordance with the vertical synchronization signal (VSYNC) from the processing unit (11).