KR950012740B1 - Semiconductor memory device fabrication proces - Google Patents
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Abstract
Description
제 1 도에는 반도체 메모리 장치의 AST셀의 레이아웃이 도시되어 있고,1 shows a layout of an AST cell of a semiconductor memory device.
제 2 도 내지 제 4 도는 종래의 트랜치 셀 커패시터의 트랜치내의 절연산화막 제조방법을 제조공정 순서에 따라 그 단면을 도시하고 있으며,2 through 4 illustrate cross-sectional views of a method of manufacturing an insulating oxide film in a trench of a conventional trench cell capacitor according to a manufacturing process sequence.
제 5a 도 및 제 5b 도는 종래의 트렌치 셀 커패시터에 있어서 트랜치의 톱(top) 및 보텀(bottom)부의 부분확대도를 나타내고,5A and 5B show partial enlargements of the top and bottom portions of trenches in a conventional trench cell capacitor,
제 6 도 내지 제 9 도는 트렌치 셀 커패시터를 구비한 반도체 메모리 장치에 있어서 본 발명의 방법에 의해 트랜치내의 절연산화막을 형성시키는 공정순서 단면을 도시하고,6 to 9 show cross-sectional views of a process sequence for forming an insulating oxide film in a trench by the method of the present invention in a semiconductor memory device having a trench cell capacitor,
제 10a 도 및 제 10b 도는 본 발명의 방법으로 제조된 트랜치내의 절연산화막의 부분확대도이다.10A and 10B are partially enlarged views of an insulating oxide film in a trench made by the method of the present invention.
본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로, 특히 트랜치 셀 커패시터(Trench Cell Capacitor)의 셀과 기판 사이의 절연을 위한 산화막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor memory device, and more particularly, to a method of forming an oxide film for insulating between a cell and a substrate of a trench cell capacitor.
최근 반도체 제조기술의 발달과 메모리소자의 응용분야가 확장되어 감에 따라 대용량 메모리소자의 개발이 활발히 진척되고 있으며, 특히 하나의 메모리 셀을 하나의 트랜지스터와 하나의 커패시터로 구성함으로써 고집적화에 유리한 DRAM(Dynamic Random Access Memory)의 괄목할만한 발전이 이루어져 왔다.Recently, as the development of semiconductor manufacturing technology and the application field of memory devices are expanded, the development of large-capacity memory devices has been actively progressed. Especially, since one memory cell is composed of one transistor and one capacitor, DRAM (which is advantageous for high integration) Significant advances have been made in Dynamic Random Access Memory.
반도체 메모리 장치의 커패시터는 저장과 독출을 위해 필요한 만큼의 큰 커패시턴스를 가져야 하는데, 통상 반도체 메모리 장치의 집적도가 4배 증가할 때 칩면적은 1.4배의 증가에 그치므로 상대적으로 메모리셀의 면적은 1/3배 줄어들게 되어 기존의 커패시터 구조로서는 한정된 면적내에서 충분히 큰 셀 커패시턴스를 확보할 수가 없다. 따라서 제한된 면적내에서 보다 큰 커패시턴스를 얻기 위한 방법의 연구가 요구되었다.특히, 64Mb 이상급 DRAM을 실현하기 위해서는 약 1.5μ㎡의 메모리셀 영역에 충분한 커패시턴스를 확보할 수 있는 구조의 개발이 필요한데, 이를 위해 4Mb 및 16Mb DRAM에서 사용되고 있는 기존의 트랜치형 커패시터를 구비하는 메모리셀을 미세화하는 방법이 연구되고 있다. 그러나, 상기 메모리셀은 64Mb DRAM을 실현하는 데는 셀간의 누설 문제를 해결해야 하며, 여기에는 셀면적 축소를 제한하는 두개의 중요한 누설경로를 생각할 수 있다. 하나는 트렌치와 트랜치 사이의 누설경로이고, 다른 하나는 액티브영역과 스토리지 노드 사이의 경로이다. 매몰형 스택 커패시터 셀은 트렌치 내의 산화막으로 인해 트렌치와 트렌치사이의 누설전류를 억제시킬 수 있지만 상기 매몰형 스택 커페시터 셀의 구조는 스토리지 노드 콘택으로부터의 불순물 확산으로 인하여 액티브영역과 스토리지 노드 사이의 거리가 감소되기 때문에 액티브영역과 스트리지 노드 사이의 누설전류를 억제하지 못하는 문제가 있다.Capacitors in semiconductor memory devices should have as much capacitance as needed for storage and readout. In general, when the density of semiconductor memory devices increases by four times, the chip area increases by only 1.4 times. Since it is reduced by three times, a conventional capacitor structure cannot secure sufficiently large cell capacitance in a limited area. Therefore, a study of a method for obtaining larger capacitance within a limited area has been required. In particular, in order to realize a 64 Mb or higher DRAM, it is necessary to develop a structure capable of securing sufficient capacitance in an area of about 1.5 μm of memory cells. For this purpose, a method of miniaturizing a memory cell having a conventional trench capacitor used in 4Mb and 16Mb DRAMs has been studied. However, in realizing the 64 Mb DRAM, the memory cell has to solve the leakage problem between cells, and there are two important leakage paths that limit the cell area reduction. One is the leak path between the trench and the trench, and the other is the path between the active area and the storage node. The buried stack capacitor cell can suppress the leakage current between the trench and the trench due to the oxide film in the trench, but the structure of the buried stack capacitor cell has a short distance between the active region and the storage node due to the diffusion of impurities from the storage node contact. There is a problem that can not suppress the leakage current between the active region and the strip node because it is reduced.
이를 극복하기 위하여 도시바사에서 64Mb 이상의 DRAM에 적용이 가능한 새로운 구조의 AST(Asymmetrical Stack Trench Capacitor) 셀을 1990년 IEDM 90, pp.647-650에 발표하고 있다.To overcome this, Toshiba announced a new structure of symmetric stack trench capacitor (AST) cells that can be applied to more than 64Mb DRAM in IEDM 90, pp. 647-650.
첨부도면 제 1 도에 상기 AST 셀의 레이아웃이 도시되어 있으며, 이를 참조하여 보면, 상기 AST셀은 트랜치(1)내에 스택형 커패시터 구조를 가지고 있으며, 트렌치(1)들은 서로 비대칭적으로 놓여져 있다. 이러한 비대칭적인 레이아웃은 작은 면적내에서 스토리지 노드(2)와 액티브영역(3) 사이에 충분한 거리를 유지가능케 한다. 그러므로, 스토리지 노드(2)와 액티브영역(2) 사이의 내부셀 누설문제를 충분히 억제할 수 있다. 또한 상기 셀은 트랜치 내의 산화막으로 인해 트렌치와 트렌치 사이의 누설전류를 억제한다.The layout of the AST cell is shown in FIG. 1. Referring to this, the AST cell has a stacked capacitor structure in the trench 1, and the trenches 1 are asymmetrically placed on each other. This asymmetrical layout makes it possible to maintain a sufficient distance between the storage node 2 and the active area 3 within a small area. Therefore, the internal cell leakage problem between the storage node 2 and the active area 2 can be sufficiently suppressed. The cell also suppresses leakage current between the trench and the trench due to the oxide film in the trench.
상기 AST 셀의 제조방법은 대한민국 특허출원 번호 제 92-16826호(92.9.16)에 상세히 기재된 바와 같다.The manufacturing method of the AST cell is as described in detail in Korean Patent Application No. 92-16826 (92.9.16).
그러나, 상기한 트랜치 내의 산화막은 종래 제조 방식에 따라 제조됨으로 인해 셀간의 누설문제를 완전히 해결하지는 못하고 있다.However, since the oxide film in the trench is manufactured according to a conventional manufacturing method, it does not completely solve the leakage problem between cells.
첨부도면 제 2 도 내지 제 4 도에 종래의 트렌치 셀 커패시터의 절연산화막 제조방법이 제조공정 순서에 따라 그 단면이 도시되어 있으며, 이를 참조하여 제조방법을 간략히 설명하고 그 문제점을 알아본다.In the accompanying drawings, FIGS. 2 to 4 show cross-sectional views of conventional oxide cell manufacturing methods of trench cell capacitors according to a manufacturing process sequence. The manufacturing method will be briefly described and the problems thereof will be described.
먼저, 필드산화막(11)이 형성되어 있는 반도체기판(100)상에 질화막을 도포하고, 사진식각 공정으로 트렌치영역의 상기 질화막을 패터닝한 다음, 상기 질화막패턴(12)을 마스크로 반도체기판(100)을 RIE(Reactive Ion Etching) 방식으로 트렌치 식각시킨다(제 2 도). 이어서 트렌치간 누설전류 억제를 위한 공핍 방지용 불순물을 이온주입(14)하고(제 3 도), 반도체기판(100)과 트렌치(13), 트렌치와 트렌치 사이를 분리 절연하기 위해 트랜치 내부가 캡핑되도록 절연산화막(15)을 열산화 성장시킨다(제 4 도).First, a nitride film is coated on the semiconductor substrate 100 on which the field oxide film 11 is formed, and the nitride film of the trench region is patterned by a photolithography process, and then the semiconductor substrate 100 is formed using the nitride film pattern 12 as a mask. ) Is trench etched by Reactive Ion Etching (RIE) (FIG. 2). Then, depletion prevention impurities for suppressing leakage current between trenches are implanted (14), and the insulation inside the trench is capped to separate and insulate the semiconductor substrate 100 from the trench 13 and the trench and the trench. The oxide film 15 is thermally oxidized and grown (FIG. 4).
여기서, 종래의 상기 제조방법에 의하면 반도체기판을 RIE 방식으로 트랜치 식각하여 기판에 식각 손상을 주게되고, 또 손상된 반도체기판에 공핍방지용 불순물 이온주입을 행함으로써 추가의 손상, 결함 및 전위(dislocation)를 증가시킬 수 있는 문제가 있으며, 첨부도면 제 5a 도 및 제 5b 도의 트렌치의 톱(top) 및 보텀(bottom)부의 부분확대도에서 보는 바와같이 트렌치내에 절연산화막을 열산화 형성시 반도체기판 트렌치의 콘케이브(concave) 및 콘벡스(convex)의 절연산화막 프로파일(profile)이 균일하지 못하고 부분적으로 얇아지는 현상이 발생함으로써 웨이퍼 크리닝(wafer cleaning) 등의 후속공정에서 상기 얇아진 절연산화막이 추가로 식각되어 완전히 없어질 수 있으며, 그로 인해 반도체 메모리 장치의 특성저하, 신뢰성 및 생산성저하 등의 여러가지 문제를 야기하게 된다.Here, according to the conventional manufacturing method, the semiconductor substrate is trench-etched by the RIE method to etch damage to the substrate, and impurity ion implantation for preventing depletion into the damaged semiconductor substrate further damages, defects, and dislocations. There is a problem that can increase, and as shown in the partial enlarged view of the top and bottom portions of the trenches of FIGS. 5A and 5B, the cones of the semiconductor substrate trenches when thermal oxidation is formed on the insulating oxide film in the trenches. As the insulating oxide profile of the concave and convex becomes uneven and partially thinned, the thinned insulating oxide film is additionally etched in a subsequent process such as wafer cleaning to completely etch it. It can eliminate various problems such as deterioration of characteristics, reliability and productivity of semiconductor memory devices. Cause.
따라서 본 발명에서는 상기한 종래 기술의 문제를 해결하기 위하여 프로파일이 균일하고 반도체기판에 결함 및 손상을 최소화할 수 있는 트렌치내의 절연산화막의 제조방법을 제공하는 데에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for manufacturing an insulating oxide film in a trench in which a profile is uniform and a defect and damage to a semiconductor substrate can be minimized in order to solve the problems of the prior art.
상기한 목적을 달성하기 위하여 본 발명의 트렌치 셀 커패시터를 구비한 반도체 메모리 장치에 있어서 트랜치내의 절연산화막을 형성하는 바람직한 실시예는 식각저지층을 이용하여 필드산화막이 형성되어 있는 반도체기판에 트렌치를 형성하는 공정, 폴리실리콘을 증착하고 불순물을 도핑하는 공정, 상기 폴리실리콘을 열산화하여 절연산화막을 형성시키는 공정, 감광막을 도포하고 건식으로 에치백(etch-back)시켜 트렌치내에 소정의 감광막을 잔류시키는 공정, 상기 잔류감광막을 이용하여 절연산화막을 에치백하는 공정 및 상기 잔류감광막을 제거하는 공정을 구비하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, a preferred embodiment of forming an insulating oxide film in a trench in a semiconductor memory device having a trench cell capacitor of the present invention is to form a trench in a semiconductor substrate on which a field oxide film is formed using an etch stop layer. A process of depositing polysilicon and doping impurities, thermally oxidizing the polysilicon to form an insulating oxide film, applying a photoresist film, and etching back dry to leave a predetermined photoresist film in the trench. And etching the insulating oxide film using the residual photoresist film and removing the residual photoresist film.
상기한 본 발명의 구성에 의하면 반도체기판에 식각에 의한 커패시터용 트렌치 식각후 폴리실리콘을 증착하고 웰과 동일형의 공핍방지용 불순물을 주입후 열산화시켜 절연산화막을 형성함으로써 식각에 의해 손상받은 반도체기판에 공핍방지용 불순물을 직접 이온주입하는 종래 기술과는 달리 폴리실리콘을 버퍼층으로 이용하기 때문에 반도체기판에 결함을 야기시키지 않으며, 상기 버퍼드(buffered) 폴리실리콘을 열산화시킴으로써 트랜치 분리 절연산화막 성장시 발생하는 종래의 산화막의 불균일성을 해결할 수 있다.According to the above configuration of the present invention, a semiconductor substrate damaged by etching is formed by depositing polysilicon after etching the capacitor trench by etching into the semiconductor substrate and injecting the same type of depletion-prevention impurity as well as thermal oxidation to form an insulating oxide film. Unlike the conventional technology of directly ion implanting impurities for preventing depletion, the polysilicon is used as a buffer layer, which does not cause defects in the semiconductor substrate, and occurs when the trench isolation insulating layer is grown by thermally oxidizing the buffered polysilicon. The nonuniformity of the conventional oxide film can be solved.
이하, 첨부도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제 6 도 내지 제 9 도는 본 발명의 방법에 의한 트랜치 셀 커패시터를 구비한 반도체 메모리 장치에 있어서 트렌치내의 절연산화막을 형성시키는 공정순서 단면을 도시하고 있다.6 through 9 illustrate cross-sectional views of a process for forming an insulating oxide film in a trench in a semiconductor memory device having a trench cell capacitor according to the method of the present invention.
제 10a 도 및 제 10b 도는 본 발명의 방법으로 제조된 트렌치내의 절연산화막의 부분확대도이다.10A and 10B are partially enlarged views of an insulating oxide film in a trench manufactured by the method of the present invention.
먼저, 필드산화막(21)이 형성되어 있는 반도체기판(200)상에 질화막을 도포하고, 사진식각 공정으로 트렌치영역의 상기 질화막을 패터닝한 다음, 상기 질화막패턴(22)을 마스크로 반도체기판(200)을 RIE 방식으로 트랜치 식각시킨다(제 6 도). 이어서, 상기 구조물의 기판 전면에 다결정실리콘(또는, 비정질실리콘)(24)을 증착시킨 다음, 트렌치가 형성된 웰과 동일 도전형의 공핍방지용 불순물을 상기 다결정실리콘에 이온주입(25)시킨다. 이때, 상기 공정에 대신하여 공핍방지용 불순물을 도프된 폴리실리콘을 기판 전면에 적층 형성할 수도 있다(제 7 도). 그다음, 어닐(Anneal) 공정후 상기 폴리실리콘을 열산화시켜 트렌치 분리 절연산화막(26)을 형성시키고, 계속해서 기판 전면에 감광막을 도포한 다음, 상기 감광막을 건식 방식으로 에치백하여 트렌치내에 잔류감광막(27)을 형성시킨다(제 8 도). 이어서, 상기 잔류감광막을 이용하여 상기 절연산화막(26)을 에치백하면 본 발명의 트렌치내의 절연산화막이 완성된다(제 9 도).First, a nitride film is coated on the semiconductor substrate 200 on which the field oxide film 21 is formed, the nitride film of the trench region is patterned by a photolithography process, and then the semiconductor substrate 200 is formed using the nitride film pattern 22 as a mask. ) Is etched in a RIE manner (FIG. 6). Subsequently, polycrystalline silicon (or amorphous silicon) 24 is deposited on the entire surface of the substrate, and then ion depletion 25 into the polysilicon is a depletion preventing impurity of the same conductivity type as the well in which the trench is formed. In this case, polysilicon doped with an anti-depletion impurity may be laminated on the entire surface of the substrate instead of the above process (FIG. 7). Then, after the annealing process, the polysilicon is thermally oxidized to form a trench isolation insulating oxide 26, and then a photoresist is applied over the entire surface of the substrate, and then the photoresist is etched back in a dry manner to remove residual photoresist in the trench. (27) is formed (FIG. 8). Subsequently, when the insulating oxide film 26 is etched back using the residual photoresist film, the insulating oxide film in the trench of the present invention is completed (FIG. 9).
이때, 제 9 도의 A'부, B'부의 부분확대도인 제 10a 도 및 제 10b 도를 참조하여 보면, 트랜치 형성후 언도프드 폴리실리콘층을 적층형성한 후, 공핍방지용 불순물을 도핑시키고 이를 열산화시킴으로써, 절연산화막(26')의 T1, T3가 T2의 두께에 비해 상당히 얇아지는 종래 기술과는 달리 동일 두께로 형성됨을 알 수 있다.In this case, referring to FIGS. 10A and 10B, which are partial enlarged views of A 'and B' portions of FIG. 9, after forming the trench, an undoped polysilicon layer is laminated and then doped with an anti-depletion impurity and thermally formed. By oxidizing, it can be seen that T 1 and T 3 of the insulating oxide film 26 'are formed to have the same thickness, unlike the prior art, which is considerably thinner than the thickness of T 2 .
따라서, 상기한 본 발명의 방법에 의하면 트렌치 셀 커패시터를 구비한 반도체 메모리 장치의 트렌치 구조에 있어서 발생되는 결함 및 전위를 최소화시킬 수 있으며, 트렌치 분리 절연산화막의 균일성을 확보할 수 있다.Therefore, according to the method of the present invention described above, defects and potentials generated in the trench structure of the semiconductor memory device including the trench cell capacitor can be minimized, and the uniformity of the trench isolation insulating oxide film can be ensured.
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