KR940006661B1

KR940006661B1 - Method of fabricating a trench capacitor

Info

Publication number: KR940006661B1
Application number: KR1019910019682A
Authority: KR
Inventors: 김윤기; 김병렬; 최수한
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1991-11-06
Filing date: 1991-11-06
Publication date: 1994-07-25
Also published as: KR930011249A

Abstract

The contact characteristics between a source region and a storage node poly is superior by using the method. The method includes the steps of: (A) forming a gate electrode (23) on a field oxide layer (21); (B) forming a buried contact by ion-injection and vaporizing; (C) forming an oxide layer (24) on a gate region and vaporizing an SiN layer (30); (D) forming a photoresist pattern and etching the SiN layer (30); (E) removing the photoresit and etching the poly-silicon substrate to form a trench; (F) forming an oxide layer on a trench; (G) etching a SiN layer (30); (H) forming a storage node (26) along the surface of an oxide layer (25) inside a trench; (I) forming insulating layer (27) on outer side of a storage node; and (J) forming a plate node on an upper side of an insulating layer.

Description

Trench Capacitor Manufacturing Method

제 1 도는 종래의 트랜치 커패시터 제조방법의 순서도.1 is a flow chart of a conventional trench capacitor manufacturing method.

제 2 도는 본 발명의 트랜치 커패시터 제조방법의 순서도.2 is a flow chart of a trench capacitor manufacturing method of the present invention.

본 발명은 트랜치 커패시터 제조방법에 관한 것이며, 특히 공정이 간단하고 소오스 영역과 스토리지 노드폴리간의 접촉이 우수한 트랜치 커패시터 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a trench capacitor, and more particularly, to a method for manufacturing a trench capacitor having a simple process and excellent contact between a source region and a storage node poly.

다이나믹 랜덤 액세스 메모리(DRAM)는 지난 몇해동안 고집적도 기술에 있어서 눈부신 향상을 하였으며, 이미 주류는 64K에서 256K에로 변천하여 1M비트 및 16M비트에 이르기까지 생산되는 상태에 이르렀다. 이러한 고집적도의 DRAM에서는 셀면적을 점점 줄이면서도 일정한 셀 스토리지 커패시터 용량을 유지할 수 있어야 한다. 예를 들면 16M 비트의 DRAM에서는 셀면적은 4㎛²이고 커패시터 면적은 5㎛²정도 차지하게 되는 것이다.Dynamic Random Access Memory (DRAM) has made significant improvements in high-density technology over the past few years, and the mainstream has already moved from 64K to 256K, producing 1M and 16M bits. In such high-density DRAMs, the cell area must be reduced while maintaining constant cell storage capacitor capacity. For example, in a 16M bit DRAM, the cell area is 4 탆 ² and the capacitor area is about 5 탆 ² .

이렇게 고집적화는 주로 소자 치수의 미세화에 의해 달성되어 왔지만 이러한 미세화에 따라 셀의 면적이 좁아지고 매몰콘택(Buried Cantact)이 위치할 면적도 좁아지므로 소자배열 및 에칭공정 등에 있어서 고도의 기술을 요하며, 따라서 신뢰성 문제가 대두되게 되고 축적용량문제 또한 대두되게 되었다.Such high integration has been mainly achieved by miniaturization of device dimensions, but as such miniaturization narrows the cell area and narrows the area in which buried contacts are located, it requires high technology in device arrangement and etching processes. Therefore, reliability problems have emerged, and accumulated capacity problems have also emerged.

이에 대한 대책으로서, 많은 트랜치형의 커패시터 셀 및 그 제조방법이 발표되어 왔으며, 그 예로는 대한민국 특허공보 제91-230호 또는 IEEE 1987년 8.3.3.4 Trench-Capacitor Cells with the Access Transistor Stacked above the Trench Capacitor 등에 나타나 있다.As a countermeasure, many trench type capacitor cells and a method of manufacturing the same have been published, for example, Korean Patent Publication No. 91-230 or IEEE 1987 8.3.3.4 Trench-Capacitor Cells with the Access Transistor Stacked above the Trench It is shown in Capacitor et al.

통상적으로 트랜치형 커패시터는 제 1 도의 (d)에 도시한 구조를 가지며, 그 제조방법은 제 1 도에 나타난바와 같이, 먼저 P형 실리콘 기판(10)상에 필드산화막(11)을 형성한 후 게이트(13)를 형성하고 소오스/드레인 영역을 이온주입에 의하여 형성한 다음 게이트 절연막(SiO₂)(14)을 증착한다[제1도의 (a)].Typically, the trench capacitor has a structure shown in (d) of FIG. 1, and a method of manufacturing the same is shown in FIG. 1, after forming the field oxide film 11 on the P-type silicon substrate 10. A gate 13 is formed, a source / drain region is formed by ion implantation, and then a gate insulating film (SiO ₂ ) 14 is deposited (Fig. 1 (a)).

그후 제 1 도의 (b)에 도시된 바와 같이 소정형태의 트랜치가 생기도록 에칭하고 그 트랜치 표면에 산화막(15)을 형성시킨다.Thereafter, as shown in FIG. 1 (b), etching is performed to produce a trench of a predetermined type, and an oxide film 15 is formed on the trench surface.

제 1 도의 (c)와 같이 포토레지스트를 패턴닝 한 후 산화막을 식각하는 소정의 공정을 거쳐 소오스영역을 노출(A)시키고 포토레지스트를 제거한다.After patterning the photoresist as shown in FIG. 1C, the source region is exposed (A) through a predetermined process of etching the oxide film and the photoresist is removed.

그후 제 1 도의 (d)에 도시된 바와 같이 스토리지 폴리 실리콘층(16)을 증착하고 그 표면에 절연막(17)을 형성시킨 후 플레이트 폴리 실리콘층(18)을 증착함으로써 트랜치 커패시터를 완성한다.The trench capacitor is then completed by depositing the storage polysilicon layer 16, forming the insulating film 17 on the surface thereof, and depositing the plate polysilicon layer 18, as shown in FIG.

그런데 이러한 커패시터 제조방법에 있어서, 제 1 도의 (c)단계, 즉 소오스 드레인 영역을 노출시키는 공정에 관한 종래의 제조방법은 특히 초미세화로 인하여 상당히 고도한 기술을 필요로 하게 되고 또한 노출면이 명확히 드러나지 않을 경우가 많아 그 후속 공정인 스토리지 노드 폴리 실리콘 증착시 그 폴리실리콘과의 접촉이 불량하게 되므로 전체 DRAM의 동작 및 신뢰도가 저하되었을 뿐만 아니라, 해당 공정 또한 복잡하여 제조수율에도 나쁜 영향을 미치는 문제점이 있었다.However, in such a capacitor manufacturing method, the conventional manufacturing method related to the step (c) of FIG. 1, that is, the process of exposing the source drain region, requires a very advanced technique, especially due to ultra miniaturization, and the exposed surface is clearly In many cases, the contact with the polysilicon becomes poor when the storage node polysilicon is deposited, which is a subsequent process, so that the operation and reliability of the entire DRAM is not only degraded, but the process is also complicated and adversely affects the manufacturing yield. There was this.

따라서 본 발명은 상기한 바와 같은 문제점을 해결하기 위하여, 공정이 정교하고 소오스 영역과 스토리지노드 폴리 간의 접촉이 우수한 트랜치 커패시터 제조방법을 제공하고자 한다.Therefore, in order to solve the above problems, the present invention is to provide a method for manufacturing a trench capacitor having a fine process and excellent contact between the source region and the storage node poly.

상기한 바와 같은 목적을 달성하기 위하여 본 발명은, 실리콘 기판상에 필드산화막을 형성한 후 게이트를 형성하고 소오스드레인 불순물 영역을 이온 주입에 의하여 형성하고 게이트 절연막(SiO₂)을 증착시킨 후 매몰 콘택(Burried Contact)을 형성하는 단계와, 게이트 산화막과 실리콘 기판 상에 초박막의 산화막을 형성하고, 그 상부에 연속하여 SiN막을 증착한다. 그 후 그 상부에 소정의 포토레지스트 패턴을 형성하여 SiN막과 산화박막을 그 패턴 형상대로 1차 식각하는 단계와, 그 후 포트레지스트를 제거하고 SiN막과 산화막을 마스크로 사용하여 실리콘 기판을 식각하여 트랜치를 형성하고, 상기 트랜치의 표면에 산화막을 형성하는 단계와, SiN막 및 박막의 산화막을 식각하여 제거하는 단계와, 게이트 산화막 및 트랜치 내의 산화막의 표면을 따라 스토리지 노드 폴리 실리콘층을 형성하고 그 스토리지 노드 폴리실리콘층의 외면에 절연막을 형성하고, 그 상부에 플레이트 폴리 실리콘층을 형성하는 단계로 구성되는 트랜치 커패시터 제조방법을 제공한다.In order to achieve the above object, the present invention, after forming a field oxide film on a silicon substrate, a gate is formed, a source drain impurity region is formed by ion implantation, and a gate insulating film (SiO ₂ ) is deposited and then buried contact Forming a (Burried Contact), forming an ultra-thin oxide film on the gate oxide film and the silicon substrate, and subsequently depositing a SiN film thereon. Thereafter, a predetermined photoresist pattern is formed thereon, and the SiN film and the oxide thin film are first etched in the shape of the pattern. Then, the photoresist is removed and the silicon substrate is etched using the SiN film and the oxide film as a mask. Forming a trench, forming an oxide film on the surface of the trench, etching and removing the SiN film and the oxide film of the thin film, forming a storage node polysilicon layer along the surfaces of the gate oxide film and the oxide film in the trench, There is provided a trench capacitor manufacturing method comprising forming an insulating film on an outer surface of the storage node polysilicon layer and forming a plate polysilicon layer thereon.

이하 본 발명의 바람직한 실시예를 도면을 참조로 하여 설명하겠다.Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.

본 발명에 따른 커패시터 제조방법으로는, P형 반도체 기판(20)상에 필드산화막(21)으로 소자분리영역을 형성하고, 게이트 전극(23)을 형성한 후 이온주입 공정을 통하여 소오스/드레인 불순물 영역(22, 22')을 형성하고 약 700℃이상의 고온에서, 바람직하게는 850℃의 온도에서 LPCVD 공정에 의하여 HTO(High Temperature Oxide)막을 형성시킨 후, 소오스 영역을 오픈시켜 메몰콘택(C)을 형성시킨다.In the capacitor manufacturing method according to the present invention, a source isolation layer is formed on the P-type semiconductor substrate 20 by the field oxide film 21, the gate electrode 23 is formed, and then source / drain impurities are formed through an ion implantation process. The regions 22 and 22 'are formed and a high temperature oxide (HTO) film is formed by an LPCVD process at a temperature of about 700 ° C. or higher, preferably 850 ° C., and then the source region is opened to open the immersion contact (C). To form.

그 후 제 2 도(b)에 도시된 바와 같이 HTO막과 Si기판 상에 초박막의 산화막(29)을 약 100-300Å의 두께로 형성시키고 그 상부에 연속하여 SiN막을 증착한다. 이 때 초박막의 산화막(29)을 형성시키는 것은 SiN막으로 인해 Si기판이 손상되는 것을 막기 위해서이다. 그 후 트랜치가 형성될 부분을 제외한 부분 중 게이트 영역쪽의 상부에 포토레지스트(P.R)를 형성하여 도면(b)의 점선 형태내로 SiN막(30)과 박막의 산화막(29)을 반응성 이온 에칭법(reactive ion etching)에 의해 건식 식각한다.Thereafter, as shown in FIG. 2 (b), an ultrathin oxide film 29 is formed on the HTO film and the Si substrate to a thickness of about 100-300 kPa, and a SiN film is successively deposited thereon. At this time, the ultra-thin oxide film 29 is formed to prevent the Si substrate from being damaged by the SiN film. After that, the photoresist PR is formed on the gate region of the portions excluding the portion where the trench is to be formed, and the reactive ion etching method of the SiN film 30 and the oxide film 29 of the thin film is carried out within the dotted line in FIG. dry etching by (reactive ion etching).

그 후 제 2 도의 (c)에 도시된 바와 같이 HTO막(24)과 SiN막(30)을 버퍼층(Buffer layer)으로 하여 트랜치를 약 1㎛이상의 깊이로 식각한 다음, 트랜치의 측벽에 상기의 산화박막(29)보다 500Å 이상 두꺼운 산화막(25)을 형성한다. 이 때 SiN막(30)으로 인해 SiN막과 실리콘기판이 맞닿은 부분 S는 트랜치 측벽산화시 더 이상 산화되지 않는다.Thereafter, as shown in FIG. 2C, the trench is etched to a depth of about 1 μm or more using the HTO film 24 and the SiN film 30 as a buffer layer, and then the sidewalls of the trench are etched. An oxide film 25 that is at least 500 kHz thicker than the oxide thin film 29 is formed. At this time, the portion S where the SiN film and the silicon substrate abut due to the SiN film 30 is no longer oxidized during the trench sidewall oxidation.

그 후 제 2 도의 (d)에 도시된 바와 같이, SiN막(30) 및 산화박막(29)을 습식식각방법으로 완전히 제거하여 트랜치 측의 소오스 영역표면(S)이 노출되도록 한다. 그 후 제 2도의 (e)에 도시된 바와 같이, HTO막(24) 및 트랜치 내의 산화막(25)의 표면에 스토리지 노드로서 폴리 실리콘층(26)을 형성하고 이온 주입을 행한다. 또한 스토리지 노드는 폴리실리콘 외에 HSG(Hemi spherical grain) 도우프된 폴리실리콘을 사용하는 것도 가능하다. 이 때 이 스트리지 노드 폴리실리콘층(26)은 소오스 영역과 자연히 접촉되도록 형성되게 된다. 그 후 스트리지 노드 폴리실리콘층의 외면에 커패시터의 유전체 역할을 하는 절연막(27)을 형성하고, 그 상부에 플레이트 폴리실리콘층(28)을 형성하는 공정을 수행함으로써 트랜치 커패시터의 제조를 완료한다.Thereafter, as shown in FIG. 2D, the SiN film 30 and the thin oxide film 29 are completely removed by a wet etching method so that the source region surface S on the trench side is exposed. Thereafter, as shown in FIG. 2E, the polysilicon layer 26 is formed as a storage node on the surfaces of the HTO film 24 and the oxide film 25 in the trench and ion implantation is performed. In addition to polysilicon, storage nodes can also use hemi spherical grain (HSG) -doped polysilicon. At this time, the strip node polysilicon layer 26 is formed to be in contact with the source region naturally. Thereafter, the insulating film 27 serving as the dielectric of the capacitor is formed on the outer surface of the stray node polysilicon layer, and the plate polysilicon layer 28 is formed thereon, thereby completing the manufacture of the trench capacitor.

따라서 본 발명에 의한 트랜치 커패시터 제조방법은 종래보다 휠씬 정교한 제조공정을 가짐으르써 공정마진이 향상될 뿐 아니라 스트리지 노드 폴리증착시 소오스 영역과의 접촉이 명확하게 이루어겨서 커패시터 용량이 증가하고 또한 제품의 전기적 성질 및 신뢰도도 향상하게 되었다.Therefore, the trench capacitor manufacturing method according to the present invention has a much more sophisticated manufacturing process than the conventional method, thereby improving the process margin and clearly making contact with the source region during the deposition of the strip node poly, thereby increasing the capacitor capacity and the product. Also improved the electrical properties and reliability of the.

Claims

After forming the field oxide film 21 on the silicon substrate 20, the gate electrode 23 is formed, and the source / drain impurity regions 22 and 22 'are formed by ion implantation, and the gate insulating film (SiO ₂ ) 24 is formed. ) And forming a buried contact, forming an oxide film 24 toward the gate region, and subsequently depositing a SiN film 30 on top of the SiN film. Forming a photoresist pattern to first etch the SiN film 30 in its pattern shape, removing the photoresist and etching the silicon substrate using the SiN film and the oxide film 24 as a mask to form a trench, Forming an oxide film 25 on the surface of the trench, removing the SiN film by secondary etching, forming a storage node 26 along the gate oxide film 24 and the surfaces of the oxide film 25 in the trench; And an insulating film 27 formed on the outer surface of the storage node And forming a plate node (28) over the insulating film.

The method of claim 1, wherein during the first etching of the SiN film 30, the trench capacitor is manufactured by etching so as to form a port resist so that the SiN film remains only on the gate region side except the portion where the trench is to be formed. Way.

The method of manufacturing a trench capacitor according to claim 1, further comprising the step of forming an ultra thin thermal oxide film (29) for protecting the source region (22 ') before forming the SiN film (30).

4. The storage node polysilicon of claim 1 or 3, wherein during the second etching of the SiN film 30 and the oxide film 29 of the thin film, etching is performed to completely expose the source region 22 'on the trench side. 10. A method of fabricating a trench capacitor, characterized in that it is naturally connected to the source region (22 ') upon formation of layer (26).

The method of claim 1, wherein the thickness of the oxide film (29) of the ultra-thin film is thinner than the oxide film (25) in the trench.

The method of claim 5, wherein the thickness of the oxide film of the ultra-thin film is formed to be about 500 GPa thinner than in the trench and the oxide film.

The method of claim 1, wherein the gate oxide film (24) is a high temperature oxide (HTO) film formed by the LPCVD process at a high temperature of 700 ℃ or more.

The method of claim 1, wherein the storage node is made of one of HSG, doped polysilicon.