KR950011651B1 - Mask rom - Google Patents
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Abstract
Description
제1도는 종래의 레이아웃도.1 is a conventional layout.
제2도는 종래의 A-A'를 자른 단면도.2 is a cross-sectional view of the conventional A-A '.
제3도는 종래의 B-B'를 자른 단면도.3 is a cross-sectional view of the conventional B-B '.
제4도는 종래의 C-C'를 자른 단면도.4 is a cross-sectional view of the conventional C-C '.
제5도는 본 발명에 따른 레이아웃도.5 is a layout diagram according to the present invention.
제6도는 본 발명의 A-A'를 자른 단면도.6 is a cross-sectional view taken along the line A-A 'of the present invention.
제7도는 본 발명의 B-B'를 자른 단면도.7 is a cross-sectional view taken along the line B-B 'of the present invention.
제8도는 본 발명의 C-C'를 자른 단면도.8 is a cross-sectional view taken along the line C-C 'of the present invention.
제9도는 본 발명의 다른 실시예에 따른 단면도.9 is a cross-sectional view according to another embodiment of the present invention.
본 발명은 반도체 메모리 장치에 관한 것으로 특히 마스크 롬(Mask ROM; Mask Read Only Memory)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly, to mask read only memory (ROM).
마스크 롬에 데이타를 고정하는 방법중의 하나로 셀의 접촉구(contact hole) 형성 여부에 따른 쎌연결 유무로 데이타를 고정하는 방법이 미국 특허 제4737835호에 개시되어 있다.One method of fixing data in a mask ROM is disclosed in US Pat. No. 4,783,835 to fix the data with or without a splice according to whether a cell has a contact hole.
상기와 같은 접촉구 방식은 접촉구의 형성과 동시에 데이타가 고정되므로 사용자의 요구시점으로부터 제품을 납기하기까지의 소요시간(Ture Around Time : 이하 TAT라 한다)이 단축된다. 그러나 쎌 1개당 1개의 접촉이 필요하게 되어 집적도 측면에서 불리한 문제점이 있었다. 다음으로 쎌의 게이트 산화막의 두께 차이에 따른 전기적 특성의 차이로 정보를 고정하는 방법이 미국특허 제4, 151, 020호에 개재되어 있다. 상기와 같은 게이트 산화막 방식은 게이트 전극의 패턴 형성전에 데이타가 고정되기 때문에 T.A.T 측면에서 불리한 문제점이 있었다. 상기한 문제점을 해결하기 위하여 쎌을 구성하는 트랜지스터의 드레쉬홀드 전압을 변화시킴에 의해 데이타를 고정하는 방법이 미국특허 제4, 467, 520호에 개시되어 있다.In the contact method described above, since the data is fixed at the same time as the contact hole is formed, the time required for delivery of the product from the point of request of the user (Ture Around Time: hereinafter referred to as TAT) is shortened. However, there is a disadvantage in terms of integration density because one contact is required for each one. Next, US Patent Nos. 4, 151 and 020 disclose a method of fixing information by a difference in electrical characteristics according to a difference in thickness of a gate oxide film. The gate oxide film method as described above has a disadvantage in terms of T.A.T because data is fixed before pattern formation of the gate electrode. In order to solve the above problem, a method of fixing data by changing the threshold voltage of a transistor constituting the transistor is disclosed in US Patent Nos. 4, 467 and 520.
제1도는 종래의 마스크 롬의 레이아웃도로서 상기 드레쉬 홀드전압 변화 방식에 따른 레이아웃도이다.FIG. 1 is a layout diagram of a conventional mask ROM according to the threshold voltage change method.
상기 도면에서 종방향으로 신장된 활성화 영역(1)과, 상기 각각의 활성화 영역들을 전기적으로 격리시키기 위한 분리 영역(3)과, 횡방향으로 신장되고 상기 종방향으로 평행하여 배열된 다수개의 워드라인(5)과, 전기적으로 쎌 어레이를 형성하기 위하여 접촉영역(7)과, 상기 접촉영역(7)에 접촉하여 상기 워드라인(5) 상부에서 종방향으로 신장되는 금속배선 라인(9)을 도시하고 있다. 상기 워드라인(5)은 쎌을 구성하는 트랜지스터의 게이트 전극으로 이용되고, 각 트랜지스터의 소오스 및 드레인은 이웃하는 트랜지스터와 공유된다.The longitudinally extending activation region 1 in this figure, the isolation region 3 for electrically isolating the respective activation regions, and a plurality of word lines arranged laterally and arranged in parallel in the longitudinal direction. (5), a contact region (7) and a metal wiring line (9) extending in the longitudinal direction above the word line (5) in contact with the contact region (7) to form an electrically arrayed array. Doing. The word line 5 is used as a gate electrode of a transistor constituting a transistor, and the source and drain of each transistor are shared with a neighboring transistor.
11, 13은 프로그램용 이온이 주입되는 쎌 영역이다.11 and 13 are X regions in which program ions are implanted.
제2도는 상기 제1도의 A-A'선을 자른 단면도 즉, 워드라인 상부에서 횡방향으로 자른 단면도이다. 필드산화막(23)을 분리영역으로 하는 P형 반도체 기판(21)과 상기 기판(21) 상부에서 게이트 산화막(25)을 중간층으로 하는 워드라인(5)과, 상기 워드라인(5) 상부에서 층간절연막(27, 29)을 중간층으로 하는 금속배선층(9)을 도시하고 있다. 상기 기판(21) 상면에 프로그램용 이온이 주입된 쎌 영역을 한정하여 포토레지스트로된 마스크 패턴(31)이 형성되어 있다. 상기 마스크 패턴(31)을 이용하여 노출된 기판상에 상기 기판과 반대의 도전형을 갖는 n형 불순물을 이온 주입함에 의해 노멀리 온(normally on) 상태의 디플리션(depletion)형 트랜지스터를 형성한다.FIG. 2 is a cross-sectional view taken along the line AA ′ of FIG. 1, ie, a cross-sectional view taken from the upper portion of the word line. A P-type semiconductor substrate 21 having the field oxide film 23 as a separation region, a word line 5 having the gate oxide film 25 as an intermediate layer on the substrate 21, and an interlayer above the word line 5. The metal wiring layer 9 which has the insulating films 27 and 29 as an intermediate | middle layer is shown. A mask pattern 31 made of a photoresist is formed on the upper surface of the substrate 21 by defining a region in which a program ion is implanted. A diffusion transistor of a normally on state is formed by ion implanting an n-type impurity having a conductivity type opposite to that of the substrate on the exposed substrate using the mask pattern 31. do.
제3도는 상기 제1도의 B-B'선을 자른 단면도, 즉 활성 영역 상부에서 종방향으로 자른 단면도이다. P형 반도체 기판(21)내에 채널영역에 의해 서로 이격되는 활성화 영역(1)과, 상기 채널영역 상부의 게이트 산화막(25)을 중간층으로 하는 게이트(5)가 형성되어 있다. 소정의 쎌 영역을 한정하는 마스크 패턴을 형성한 후 상기 기판 상부로부터 이온주입을 실시함에 의해 상기 게이트의 하부에 n형 채널 영역을 형성한다.3 is a cross-sectional view taken along the line BB ′ of FIG. 1, that is, a cross-sectional view taken longitudinally from the top of the active region. In the P-type semiconductor substrate 21, an activation region 1 spaced apart from each other by a channel region and a gate 5 having an intermediate layer of the gate oxide film 25 above the channel region are formed. An n-type channel region is formed in the lower portion of the gate by forming a mask pattern defining a predetermined fin region and then implanting ions from the upper portion of the substrate.
상기 이온 주입 공정시 에너지는 상기 게이트 및 게이트 산화막을 투과할 수 있을 정도로 한다.Energy during the ion implantation process is such that the energy can pass through the gate and the gate oxide film.
제4도는 상기 제1도의 C-C'선을 자른 단면도, 즉 이웃하는 워드라인 사이에 해당하는 영역 상부에서 횡방향으로 자른 단면도이다. 상기 도면에서 필드산화막(23)이 형성된 반도체 기판과, 프로그램용 이온이 주입될 쎌 영역을 제외하여 형성된 층간절연막(27, 29)과, 상기 층간절연막(27, 29) 상면의 소정영역에 형성된 금속 배선층(9)을 도시하고 있다. 상기 도면으로부터 알 수 있는 바와 같이 소자의 고집적화가 진행되면서 소자간 분리 영역의 거리 a의 축소는 불가피하며, 스탭퍼(stepper)의 개구부 영역 축소 한계 및 얼라인먼트 마진(alignment margine)을 위하여 필드산화막 위에 감광막이 존재하는 영역 C의 축소 또한 불가피하며 궁극적으로 0이 되어야 한다. 왜냐하면 소오스 및 드레인 영역과 같은 도전형의 불순물이 프로그램용으로 주입될 때 게이트전극 및 절연막을 투과하는 에너지로 주입되므로, 상기 불순물이 영역 c 아래의 기판에 도달하여 소자간 절연을 감소(degradation)시키기 때문이다. 상기한 문제점을 방지하기 위한 것으로, 주입되는 에너지를 낮추는 방법이 있다. 그러나 상기한 방법은 게이트 전극 두께의 감소가 필요하므로 결과적으로 게이트 전극 저항을 증가시켜 칩의 동작속도를 감소시키는 문제점이 있다. 다른 방법으로는 소자 분리용 실리콘 산화막의 두께를 증가시키는 방법이 있다. 그러나 상기한 방법은 버즈 비크(bird's beak)에 의한 활성영역의 폭 감소 및 표면 토폴로지(topology)의 증가를 초래하는 문제점이 있었다. 따라서 본 발명의 목적은 마스크 롬에 있어서 프로그램 이온 주입시 소자분리 영역에 영향을 주지않고 원하는 영역에 프로그램 이온을 주입할 수 있는 레이아웃을 가진 마스크 롬을 제공함에 있다.4 is a cross-sectional view taken along line C-C ′ of FIG. 1, that is, a cross-sectional view cut in a transverse direction over an area corresponding to neighboring word lines. In the figure, the semiconductor substrate on which the field oxide film 23 is formed, the interlayer insulating films 27 and 29 formed except for the region where the program ions are to be implanted, and the metal formed on a predetermined region on the upper surfaces of the interlayer insulating films 27 and 29. The wiring layer 9 is shown. As can be seen from the figure, as the integration of devices progresses, the reduction of the distance a of the isolation region between the devices is inevitable, and the photoresist layer is formed on the field oxide film for limiting the opening area reduction and alignment margin of the stepper. Reduction of the existing area C is also inevitable and should eventually be zero. Because impurities of conductive type such as source and drain regions are injected with energy passing through the gate electrode and the insulating film when implanted for the program, the impurities reach the substrate under the region c to reduce the inter-device insulation. Because. In order to prevent the above problems, there is a method of lowering the energy injected. However, the above method requires a reduction in the thickness of the gate electrode, and as a result, there is a problem in that the operation speed of the chip is reduced by increasing the gate electrode resistance. Another method is to increase the thickness of the silicon oxide film for device isolation. However, the above method has a problem of reducing the width of the active region by the bird's beak and increasing the surface topology. Accordingly, an object of the present invention is to provide a mask ROM having a layout capable of implanting program ions into a desired region without affecting the device isolation region during program ion implantation.
본 발명의 다른 목적은 고집적도의 마스크 롬에 있어서 우수한 소자분리 특성과 단축된 T.A.T를 갖는 마스크 롬을 제공함에 있다.Another object of the present invention is to provide a mask ROM having excellent device isolation characteristics and shortened T.A.T in a high density mask ROM.
상기한 바와 같은 본 발명의 목적을 달성하기 위하여 프로그램 이온 주입시 적어도 필드산화막과 금속배선층이 완전히 오버랩된 마스크를 사용함을 특징으로 한다.In order to achieve the object of the present invention as described above, a mask in which at least the field oxide film and the metal wiring layer are completely overlapped is used during program ion implantation.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제5도는 본 발명에 따른 마스크 롬의 레이아웃도이다. 상기 도면에서 종방향으로 신장된 활성화 영역(41)과, 상기 각각의 활성화 영역(41)들을 전기적으로 격리시키기 위한 분리영역(43)과, 횡방향으로 신장되고 상기 종방향으로 평행하여 배열된 다수의 워드라인(45)과, 전기적으로 쎌 어레이를 형성하기 위한 접촉영역(47)과, 상기 접촉영역(47)에 접촉하여 상기 워드라인(45) 상부에서 상기 이웃하는 활성화 영역 상부에 해당하는 영역에 걸쳐 종방향으로 신장된 금속배선 라인(49)을 도시하고 있다. 상기 워드라인(45)은 쎌을 구성하는 트랜지스터의 게이트 전극으로 이용되고, 각 트랜지스터의 소오스 및 드레인은 이웃하는 트랜지스터와 공유된다. 51, 53은 프로그램용 이온이 주입되는 쎌 영역이다. 도면에서와 같이 프로그램용 사진식각시 노출되는 영역이 분리영역과 오버랩 되어 있으나, 프로그램용 불순물이 주입될때 금속 배선층이 활성화 영역과 오버랩되어 이온 주입을 차단하므로 쎌의 전기적 분리 특성이 향상된다. 또한 프로그램 사진식각 공정시 노출되어 이온이 주입되는 영역은 활성화 영역을 일부만 포함하고 있어 실제적으로 쎌의 폭이 줄어든다.5 is a layout diagram of a mask ROM according to the present invention. In this figure, the longitudinally extending activation region 41, the separation region 43 for electrically isolating the respective activation regions 41, and a plurality of laterally extending and parallel to the longitudinal direction A word line 45, a contact area 47 for electrically forming an array, and an area corresponding to the contact area 47 and above the adjacent active area above the word line 45. A metallization line 49 extending longitudinally over is shown. The word line 45 is used as a gate electrode of a transistor constituting a transistor, and a source and a drain of each transistor are shared with a neighboring transistor. 51 and 53 are X regions in which program ions are implanted. As shown in the drawing, the area exposed during the photolithography for the program overlaps the isolation area. However, when the program impurity is implanted, the metal wiring layer overlaps the activation area to block ion implantation, thereby improving the electrical separation characteristics of the fin. In addition, the area exposed to the ion implantation during the program photolithography process includes only a part of the active area, thereby substantially reducing the width of the fin.
그에 따라 쎌의 전류가 감소되나, 이는 프로그램용 사진식각시 주입되는 이온의 농도를 상향 조정함에 의해 해결될 수 있다.As a result, the current of 쎌 is reduced, but this can be solved by adjusting the concentration of ions to be implanted during programmatic etching.
제6도는 상기 제5도의 A-A'선을 자료 단면도, 즉 워드라인 상부에서 횡방향으로 자른 단면도이다.FIG. 6 is a cross-sectional view taken along line A-A 'of FIG. 5 in a transverse direction from the top of the word line.
필드산화막(63)을 분리영역으로 하는 P형 반도체 기판(61)과 상기 기판(61) 상부에서 게이트 산화막(65)을 중간층으로 하는 워드라인(45)과, 상기 워드라인(45) 상부에서 층간절연막(67, 69)을 중간층으로 하는 금속배선층(49)을 도시하고 있다. 또한 상기 기판(61) 상면에 프로그램용 이온이 주입될 쎌 영역을 한정하여 포토레지스트로 된 마스크 패턴(71)이 형성되어 있다. 상기 도면에 도시된 바와 같이 금속배선층(49)이 소정의 필드산화막(63) 상부 및 상기 필드산화막(63)에 인접하는 활성화 영역(41)에 걸쳐 형성되어 있다. 또한 상기 마스크 패턴(71)은 금속배선층(49)상의 소정영역 및 그에 인접한 소정의 활성화 영역 상부를 제외하여 형성되어 있다. 상기 마스크 패턴(71)을 이용하여 노출된 기판상에 상기 기판과 반대의 도전형을 갖는 n형 불순물을 이온주입하여 노멀리 온 상태의 디플리션형 트랜지스터를 형성한다. 상기 이온 주입 공정시 금속배선층(49)이 이온 주입을 차단하는 역할을 한다.A P-type semiconductor substrate 61 having the field oxide film 63 as a separation region, a word line 45 having the gate oxide film 65 as an intermediate layer on the substrate 61, and an interlayer above the word line 45. The metal wiring layer 49 which has the insulating films 67 and 69 as an intermediate layer is shown. In addition, a mask pattern 71 made of a photoresist is formed on the upper surface of the substrate 61 by defining a region where the program ions are to be implanted. As shown in the figure, a metal wiring layer 49 is formed over the predetermined field oxide film 63 and over the activation region 41 adjacent to the field oxide film 63. In addition, the mask pattern 71 is formed except a predetermined region on the metal wiring layer 49 and an upper portion of the predetermined activation region adjacent thereto. N-type impurities having a conductivity type opposite to the substrate are ion-implanted on the exposed substrate using the mask pattern 71 to form a depletion transistor in a normally on state. The metallization layer 49 blocks ion implantation during the ion implantation process.
제7도는 상기 제5도의 B-B'선을 자른 단면도 즉 활성 영역 상부에서 종방향으로 자른 단면도로서 종래의 단면도 제3도와 같다. P형 반도체 기판(61)내에 채널영역에 의해 서로 이격되는 활성화 영역(41)과, 상기 채널영역 상부의 게이트 산화막(65)을 중간층으로 하는 게이트(45)가 형성되어 있다. 상기와 같은 기판 상면에 소정의 쎌 영역을 한정하는 마스크 패턴을 형성한 후 상기 기판 상부로부터 이온 주입을 실시함에 의해 상기 소정 게이트의 하부에 n형 채널영역을 형성한다. 상기 이온 주입공정시 에너지는 상기 게이트 및 게이트 산화막을 투과할 수 있을 정도로 한다.FIG. 7 is a cross-sectional view taken along line B-B 'of FIG. 5, ie, a cross-sectional view taken longitudinally from an upper portion of the active region, and is the same as that of the conventional cross-sectional view of FIG. In the P-type semiconductor substrate 61, an activation region 41 spaced apart from each other by a channel region and a gate 45 having an intermediate layer of the gate oxide film 65 above the channel region are formed. An n-type channel region is formed in the lower portion of the predetermined gate by forming a mask pattern defining a predetermined fin region on the upper surface of the substrate, and then ion implanting from the upper portion of the substrate. Energy in the ion implantation process is such that the energy can pass through the gate and the gate oxide film.
제8도는 상기 제5도의 C-C'선을 자른 단면도, 즉 이웃하는 워드라인 사이에 해당하는 영역상부에서 횡방향으로 자른 단면도이다.FIG. 8 is a cross-sectional view taken along the line C-C 'of FIG. 5, that is, a cross-sectional view cut in the transverse direction over an area corresponding to neighboring word lines.
상기 도면에서 필드산화막(63)이 형성된 층간절연막(67, 69)과, 상기 층간절연막(67, 69) 상면에서 필드산화막(63) 상부 및 상기 필드산화막(63)에 인접하는 활성화 영역(41)에 걸쳐 형성된 금속 배선층(49)을 도시하고 있다.In the figure, the interlayer insulating films 67 and 69 having the field oxide film 63 formed thereon, and an activation region 41 above the field oxide film 63 and adjacent to the field oxide film 63 on the upper surfaces of the interlayer insulating films 67 and 69. The metal wiring layer 49 formed over is shown.
제9도는 본 발명의 다른 실시예에 따른 단면도로서, 상기 제5도의 C-C'선을 자른 단면도를 나타낸다.9 is a cross-sectional view according to another exemplary embodiment of the present invention and shows a cross-sectional view taken along line C-C 'of FIG. 5.
필드산화막(63) 및 층간절연막(67, 69)이 형성된 P형 반도체 기판(61)상에 금속 배선층(49)을 형성한 후 상기 기판 상면에 상기 제5도 내지 제8도에 도시된 것과 같은 마스크 패턴(71)을 형성한다. 그 다음 상기 마스크 패턴(71)을 이용하여 상기 기판 상부로부터 선택된 메모리 쎌 상의 층간절연막, 게이트 전극 및 게이트 산화막을 통과할 수 있을 정도의 에너지로 이온 주입을 실시한다.After the metal wiring layer 49 is formed on the P-type semiconductor substrate 61 on which the field oxide film 63 and the interlayer insulating films 67 and 69 are formed, as shown in FIGS. The mask pattern 71 is formed. The mask pattern 71 is then implanted with energy sufficient to pass through the interlayer insulating film, gate electrode and gate oxide film on the selected memory wafer from the top of the substrate.
여기서 상기 이온 주입 에너지는 수 MeV이다. 이때 상기 금속배선층(49)은 이온 주입을 차단하는 역할을 한다.Wherein the ion implantation energy is several MeV. In this case, the metal wiring layer 49 serves to block ion implantation.
상기한 본 발명의 실시예에서는 프로그램 쎌의 이온 주입 영역을 형성하기 위하여 금속배선층을 필드산화막 상부 및 상기 필드산화막에 인접하는 활성화 영역에 걸쳐 형성하였으나 본 발명의 다른 실시예에서는 필드산화막 상부에만 형성할 수도 있다.In the above-described embodiment of the present invention, the metal wiring layer is formed over the field oxide layer and the activation region adjacent to the field oxide layer to form the ion implantation region of the program film. It may be.
상술한 바와 같이 본 발명은 마스크 롬에 있어서 프로그램용 불순물을 주입하기 위한 이온 주입 공정시 적어도 필드산화막 금속배선층이 완저히 오버랩되도록 하였다. 그 결과 게이트 전극의 두께를 감소시키거나 필드산화막의 두께를 증가시킴 없이 레이아웃의 변경만으로 소자분리 특성이 우수한 고집적 마스크 롬을 구현할 수 있다.As described above, the present invention allows at least the field oxide metal wiring layer to completely overlap in the ion implantation process for implanting program impurities in the mask ROM. As a result, a highly integrated mask ROM having excellent device isolation characteristics can be realized by only changing the layout without reducing the thickness of the gate electrode or increasing the thickness of the field oxide layer.
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| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
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Payment date: 20060928 Year of fee payment: 12 |
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| LAPS | Lapse due to unpaid annual fee |