KR100310422B1 - Method of fabricating non-voltaile memory in semiconductor device - Google Patents
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Abstract
본 발명은 반도체장치의 비휘발성 메모리 소자 제조방법에 관한 것으로서, 특히, 페리부(peripheral circuit)의 저농도 불순물 확산영역을 형성하기 위한 측벽스페이서를 서로 다른 식각률을 갖는 이중 구조로 셀부에도 형성한 후 고농도 이온주입을 한 다음 셀(cell)부의 외측 측벽 스페이서를 선택적으로 제거하여 셀부의 절연용 이온주입 영역 마진을 확보하므로서 이웃한 셀간의 누설전류를 감소시키고 셀 절연용 이온주입에 의한 셀 전류 감소를 방지하여 셀 집적도를 증가시키도록한 반도체장치의 마스크롬 제조방법에 관한 것이다. 반도체장치의 비휘발성 메모리 소자 제조방법은 페리부와 셀부가 정의된 제 1 도전형 반도체기판의 셀부에 제 1 도전형 채널영역과 제 2 도전형 불순물 확산영역이 교대로 형성된 다수개의 고농도 불순물매몰졍션을 서로 이격되게 제 1 방향으로 길게 형성하는 단계와, 제 1 방향과 직교하는 제 2 방향으로 제 1 도전형 채널영역을 가로지르는 서로 이격된 다수개의 게이트라인을 상기 셀부에 형성하는 단계와, 게이트라인의 측면에 서로 다른 식각률을 갖는 적층 구조의 절연막으로 이루어진 제 1 측벽 스페이서와 제 2 측벽 스페이서를 차례로 형성하는 단계와, 페리부의 소정 부위에 제 1 및 제 2 측벽 스페이서를 이용하여 고농도 불순물 졍션을 형성한 다음, 셀부의 제 2 측벽 스페이서를 제거하는 단계와, 페리부를 이온주입방지막으로 덮은 다음 셀부에 제 1 도전형 불순물 이온으로 셀 절연용 이온주입을 실시하는 단계를 포함하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a nonvolatile memory device of a semiconductor device, and more particularly, to form a sidewall spacer for forming a low concentration impurity diffusion region of a peripheral circuit in a cell structure having a double structure having a different etching rate and then having a high concentration. After ion implantation, the outer sidewall spacer of the cell part is selectively removed to secure the ion implantation area margin for the cell part, thereby reducing leakage current between neighboring cells and preventing cell current decrease due to cell ion implantation. The present invention relates to a method for manufacturing a mask rom of a semiconductor device to increase cell density. In the method of manufacturing a nonvolatile memory device of a semiconductor device, a plurality of high concentration impurity investment junctions in which a first conductive channel region and a second conductive impurity diffusion region are alternately formed in a cell portion of a first conductive semiconductor substrate having a ferritic portion and a cell portion are defined. Forming a plurality of gate lines spaced apart from each other in the first direction, and forming a plurality of gate lines spaced apart from each other across the first conductivity type channel region in a second direction perpendicular to the first direction; Sequentially forming a first sidewall spacer and a second sidewall spacer formed of an insulating layer having a different etching rate on the side of the line, and applying a high concentration impurity cushion to a predetermined portion of the ferrite by using the first and second sidewall spacers. And then removing the second sidewall spacers of the cell portion, covering the ferrite portion with an ion implantation prevention film, and then And performing ion implantation for cell insulation with the first conductivity type impurity ions.
Description
본 발명은 반도체장치의 비휘발성 메모리 소자 제조방법에 관한 것으로서, 특히, 페리부(peripheral circuit)의 저농도 불순물 확산영역(lightly doped drain, 이하 엘디디영역이라 칭함)을 형성하기 위한 측벽스페이서를 서로 다른 식각률을 갖는 이중 구조로 셀부에도 형성한 후 고농도 이온주입을 한 다음 셀(cell)부의 외측 측벽 스페이서를 선택적으로 제거하여 셀(cell)부의 절연용(isolation) 이온주입 영역 마진을 확보하므로서 이웃한 셀간의 누설전류를 감소시키고 셀 절연용 이온주입에 의한 셀 전류 감소를 방지하여 셀 집적도를 증가시키도록한 반도체장치의 마스크롬(Masked Read Only Memory : 이하, 마스크롬이라 칭함) 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a nonvolatile memory device of a semiconductor device. In particular, a sidewall spacer for forming a lightly doped drain region (hereinafter referred to as an “eldy region”) of a peripheral circuit is different from each other. It is formed in the cell part with a double structure having an etch rate, and then implanted with high concentration, and then selectively removes the outer sidewall spacer of the cell part to secure the ion implantation area margin of the cell part, thereby adjoining neighboring cells. The present invention relates to a method for manufacturing a mask read only memory (hereinafter referred to as a mask ROM) of a semiconductor device, which reduces cell leakage current and prevents cell current decrease due to ion implantation for cell insulation to increase cell density.
롬(ROM) 소자는 저장된 데이터가 정상적인 동작 상태에서는 변하지 않도록 구성된 불휘발성 메모리(nonvolatile memory) 장치로 데이터를 저장하는 방법에 따라 마스크 ROM, PROM(Programmable ROM), EPROM(Electrically Programmable ROM) 또는 EEPROM(Erasable and Electrically Programmable ROM) 등으로 구별된다.ROM devices are nonvolatile memory devices that are configured so that stored data does not change under normal operating conditions. Depending on how the data is stored, a ROM, Programmable ROM (PROM), Electrically Programmable ROM (EPROM), or EEPROM ( Erasable and Electrically Programmable ROM).
상기에서 마스크 롬은 제조 공정 중에 사용자가 원하는 데이터를 갖는 마스크를 사용하여 코딩하여 데이터를 저장하는 것으로 이 후에 저장된 데이터의 변화가 불가능하고 단지 저장된 데이터만을 읽을 수 있다. 마스크 롬은 불순물을 이온 주입하여 소정 트랜지스터를 다른 트랜지스터들과 다른 상태(온 또는 오프)로 만들어 주므로써 데이터를 코딩할 수 있다. 즉, 마스크 ROM은 데이터를 코딩하기 위해 제조 공정 중 불순물을 주입하여 트랜지스터들이 '온(on)' 상태일 때 소정 트랜지스터를 '오프(off)' 상태로 만들거나, 또는, 트랜지스터들이 '오프' 상태일 때 소정 트랜지스터을 '온' 상태로 만든다.In the above, the mask ROM is coded using a mask having data desired by the user during the manufacturing process to store data. After that, the stored data cannot be changed and only the stored data can be read. The mask ROM can code data by ion implanting impurities to make a transistor different from other transistors (on or off). That is, the mask ROM injects impurities during the fabrication process to code the data to make certain transistors 'off' when the transistors are 'on', or the transistors are 'off' , The transistor is turned on.
도 1은 종래 기술에 따라 제조된 반도체장치의 마스크롬 레이아웃이다.1 is a mask ROM layout of a semiconductor device manufactured according to the prior art.
도 1을 참조하면, 제 1 도전형 반도체 기판인 p형 실리콘 기판 위에 셀부 트랜지스터의 제 2 도전형인 n형 불순물 확산영역(15)을 이루는 소스/드레인(15)이 제 1 방향으로 길게 형성되어 있다. 이때, 불순물 확산영역(15)은 매몰산화층(도시 안함)으로 덮혀있으며, 기판의 소정 부위에 n형 불순물 이온 매몰층을 형성한 다음 열산화 공정(thermal oxidation)을 실시하여 불순물 확산영역(15)과 매몰산화층이 동시에 형성된다.Referring to FIG. 1, a source / drain 15 constituting the second conductivity type n-type impurity diffusion region 15 of a cell transistor is formed in a first direction on a p-type silicon substrate that is a first conductivity type semiconductor substrate. . At this time, the impurity diffusion region 15 is covered with a buried oxide layer (not shown). An impurity diffusion region 15 is formed by forming an n-type impurity ion buried layer in a predetermined portion of the substrate and performing a thermal oxidation process. And buried oxide layer are simultaneously formed.
그리고, 제 1 방향과 직교하는 제 2 방향으로 다수개의 게이트라인인 워드라인(120,121,12)이 형성되어 있다. 이때, 제 1 방향 끝단에 위치한 두 개의 게이트라인(120, 121)은 선택 게이트라인이다.A plurality of gate lines 120, 121, and 12 are formed in a second direction perpendicular to the first direction. In this case, the two gate lines 120 and 121 positioned at the end of the first direction are the selection gate lines.
따라서, 게이트라인(12)과 제 1 방향으로 양측에 위치한 불순물 확산영역(15)으로 이루어진 다수개의 트랜지스터로 이루어진 마스크롬 셀이 형성되어 있다.Accordingly, a mask rom cell including a plurality of transistors including the gate line 12 and the impurity diffusion regions 15 positioned at both sides in the first direction is formed.
이때, 게이트라인(12)과 불순물 확산영역(15)으로 둘러싸인 부위가 셀 절연용 이온주입 될 부위이다. 실제로, 도시되지는 않았지만, 게이트라인(12)은 페리부의 엘디디형 트랜지스터 제조시 형성되는 측벽스페이서에 의하여 측면 부위가 절연된다.At this time, a portion surrounded by the gate line 12 and the impurity diffusion region 15 is a portion to be ion implanted for cell insulation. In fact, although not shown, the gate line 12 is insulated from the side portions by sidewall spacers formed during the manufacture of the LED transistors of the ferry portion.
따라서, 실질적으로 셀간의 절연을 위한 이온주입될 부위의 노출부위는 엘디디영역 형성용 측벽 스페이서의 두께에 의하여 제한을 받게 된다.Therefore, the exposed portion of the portion to be ion implanted for the insulation between cells is substantially limited by the thickness of the sidewall spacer for forming the LED region.
도 2a 내지 도 1b는 종래 기술에 따른 반도체장치의 마스크롬 제조공정 단면도로서, 도 1의 제 1 방향의 절단선 I-I'에 따른 단면을 나타낸다.2A to 1B are cross-sectional views of a mask ROM manufacturing process of a semiconductor device according to the prior art, and show a cross section taken along a cutting line I-I 'in the first direction of FIG.
도 2a를 참조하면, P형의 실리콘으로 이루어진 반도체기판(10)에 제 1 감광막(도시안함)을 도포한 후 노광 및 현상을 실시하여 반도체기판(10)의 BN+(buried N+)졍션 형성부위를 제 1 방향으로 길게 노출시킨다. 그리고, 제 1 감광막을 마스크로 사용하여 반도체기판(10)에 아세닉(As) 또는 인(P) 등의 N형의 불순물이온을 높은 도우즈로 주입하여 이온주입영역(도시안함)을 형성한다.Referring to FIG. 2A, a BN + (buried N +) section of the semiconductor substrate 10 is formed by applying a first photoresist film (not shown) to a semiconductor substrate 10 made of P-type silicon, followed by exposure and development. Long exposure in the first direction. An ion implantation region (not shown) is formed by injecting an N-type impurity ion such as an asic (As) or phosphorus (P) into a high dose using a first photosensitive film as a mask. .
그리고, 제 1 감광막을 잔류시킨 상태에서 이온주입된 부분 즉 BN 졍션 형성부위를 산화시켜 매몰산화층(도시안함)과 그 하부에 불순물 확산영역(도시안함)을 형성한다. 이때, 반도체기판(10)의 이온주입영역이 형성된 부분은 이온 주입시 격자 손상등에 의해 이온 주입되지 않은 부분 보다 15∼20배 정도 산화 속도가 빠르게 되어 두꺼운 매몰산화막층이 형성되며, 동시에 열산화시 이온주입영역내의 불순물 이온이 활성화되어 공통 소오스 및 드레인영역를 이루는 불순물 확산영역이 형성된다.The ion implanted portion, i.e., the BN junction formation portion, is oxidized while the first photoresist film remains, thereby forming a buried oxide layer (not shown) and an impurity diffusion region (not shown). At this time, the portion where the ion implantation region of the semiconductor substrate 10 is formed is oxidized about 15 to 20 times faster than the portion not implanted by the lattice damage during the implantation, so that a thick investment oxide layer is formed, and at the same time thermal oxidation Impurity ions in the ion implantation region are activated to form an impurity diffusion region forming a common source and drain region.
그다음, 트랜지스터 채널의 문턱전압을 조절하기 위한 이온 주입을 위하여 기판(10)의 전표면에 포토레지스트를 도포한 다음 사진공정을 실시하여 채널영역과 매몰산화층의 표면을 노출시키는 제 2 포토레지스트패턴(도시안함)을 형성한다. 그리고, 제 2 포토레지스트패턴을 마스크로 이용한 이온주입을 보론(B) 또는 BF2등의 P 형 불순물을 이용하여 실시하여 문턱전압을 조절한다.Next, a second photoresist pattern exposing the surface of the channel region and the buried oxide layer by applying a photoresist to the entire surface of the substrate 10 for ion implantation to control the threshold voltage of the transistor channel and then performing a photolithography process ( Not shown). In addition, ion implantation using the second photoresist pattern as a mask is performed using P-type impurities such as boron (B) or BF 2 to adjust the threshold voltage.
제 2 포토레지스트패턴을 제거한 다음 노출된 기판(10)의 표면을 열산화 시켜 게이트산화막(11)을 성장시켜 형성하고, 게이트산화막(11) 및 매몰산화층 상에 불순물이 도핑된 다결정실리콘(12)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 등의 방법으로 증착하고 불순물영역과 직교하도록 포토리쏘그래피 방법으로 패터닝하여 게이트(12)를 제 1 방향과 직교하는 제 2 방향으로 길게 형성한다. 그러므로, 반도체기판(10)의 불순물 확산영역 사이의 게이트와 대응하는 부분이 채널이 되는 트랜지스터들이 형성된다.After removing the second photoresist pattern, the surface of the exposed substrate 10 is thermally oxidized to grow the gate oxide film 11, and the polycrystalline silicon 12 doped with impurities on the gate oxide film 11 and the buried oxide layer is formed. Is deposited by a method such as chemical vapor deposition (hereinafter referred to as CVD) and patterned by photolithography to be orthogonal to the impurity region to form the gate 12 long in a second direction orthogonal to the first direction. do. Therefore, transistors in which the gate and the corresponding portion between the impurity diffusion regions of the semiconductor substrate 10 become channels are formed.
도 2b를 참조하면, 페리부(peripheral circuit)의 엘디디 소자를 제조하기 위한 측벽 스페이서를 형성하기 위하여 셀부를 포함하는 기판의 전면에 산화막을 증착한 다음 에치백을 실시하여 게이트(12)의 측면에 잔류한 산화막으로 이루어진 측벽 스페이서(13)를 형성한다. 이때, 페리부에 형성되는 측벽 스페이서(도시안함)는 엘디디 소자의 고농도 불순물 확산영역을 형성하기 위한 이온주입 마스크로 사용되고,셀부에 형성된 측벽 스페이서(13)는 셀간의 누설전류를 감소시키기 위한 셀 절연용 이온주입 마스크로 이용된다.Referring to FIG. 2B, an oxide film is deposited on the entire surface of a substrate including a cell portion and then etched back to form sidewall spacers for manufacturing an LED device of a peripheral circuit, and then the side of the gate 12 is etched back. The sidewall spacers 13 made of the oxide film remaining in the film are formed. At this time, the sidewall spacers (not shown) formed in the ferry portion are used as an ion implantation mask for forming a high concentration impurity diffusion region of the LED device, and the sidewall spacers 13 formed in the cell portion are cells for reducing leakage current between cells. It is used as an ion implantation mask for insulation.
도시되지는 않았지만, 페리부를 감광막등으로 덮은 다음, 셀부의 노출된 기판(10) 부위에 p형 이온주입을 실시하여 누설전류를 감소시키기 위한 셀간 절연용 이온주입층을 형성한다.Although not shown, the ferrite part is covered with a photoresist film or the like, and then p-type ion implantation is performed on the exposed substrate 10 portion of the cell part to form an inter-cell insulation ion implantation layer for reducing leakage current.
이후, p형 불순물 이온으로 필요한 셀부에 마스크를 이용하는 이온주입을 실시하여 마스크롬 소자를 프로그래밍 한 다음, 배선공정과 패시베이션막 등을 형성한다.Subsequently, a mask ROM device is programmed by implanting an ion using a mask in a cell portion necessary for p-type impurity ions, and then a wiring process and a passivation film are formed.
그러나, 종래 기술에 따른 마스크 롬 제조방법은, 불순물 확산영역인 이웃한 BN+졍션 사이의 누설전류를 감소시키기 위한 셀 절연용 이온주입공정에 있어서, 이온주입된 p형 이온들이 셀의 폭을 감소시켜 셀전류를 감소시키게 되므로 이를 개선하기 위하여 셀부의 게이트라인 측면에 페리부의 엘디디 형성을 위한 측벽 스페이서를 셀부에도 형성한다. 그러나, 셀의 집적도가 증가함에 따라 게이트라인의 피치 싸이즈(pitch size)가 반비례하여 작아지므로 셀 절연용 이온주입 마스크 역할을 하는 측벽 스페이서를 이용하는 방법을 채용하기 곤란한 문제점이 있다.However, in the mask ROM manufacturing method according to the prior art, in the ion implantation process for cell insulation to reduce the leakage current between neighboring BN + section which is an impurity diffusion region, the ion implanted p-type ions reduce the width of the cell. Since the cell current is reduced, sidewall spacers for forming the LEDs of the ferry part are also formed in the cell part in order to improve the cell current. However, as the cell density increases, the pitch size of the gate line becomes inversely small, which makes it difficult to employ a method of using sidewall spacers serving as ion implantation masks for cell insulation.
따라서, 본 발명의 목적은 페리부(peripheral circuit)의 저농도 불순물 확산영역을 형성하기 위한 측벽스페이서를 서로 다른 식각률을 갖는 이중 구조로 셀부에도 형성한 후 페리부에 고농도 이온주입을 한 다음 셀(cell)부의 외측 측벽 스페이서를 선택적으로 제거하여 셀부의 절연용(isolation) 이온주입 영역 마진을 확보하므로서 이웃한 셀간의 누설전류를 감소시키고 셀 절연용 이온주입에 의한 셀 전류 감소를 방지하여 셀 집적도를 증가시키도록한 반도체장치의 마스크롬 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to form a sidewall spacer for forming a low concentration impurity diffusion region of a ferripheral circuit in the cell portion in a double structure having a different etching rate, and then implant a high concentration of ion into the ferry portion, followed by a cell By selectively removing the outer sidewall spacer of the part, the ion implantation region margin of the cell part is secured, thereby reducing leakage current between neighboring cells and preventing cell current decrease by ion implantation of the cell part, thereby increasing cell density. The present invention provides a method for manufacturing a mask rom of a semiconductor device.
상기 본 발명의 목적을 달성하기 위한 반도체장치의 비휘발성 메모리 소자 제조방법은 페리부와 셀부가 정의된 제 1 도전형 반도체기판의 셀부에 제 1 도전형 채널영역과 제 2 도전형 불순물 확산영역이 교대로 형성된 다수개의 고농도 불순물매몰졍션을 서로 이격되게 제 1 방향으로 길게 형성하는 단계와, 제 1 방향과 직교하는 제 2 방향으로 제 1 도전형 채널영역을 가로지르는 서로 이격된 다수개의 게이트라인을 상기 셀부에 형성하는 단계와, 게이트라인의 측면에 서로 다른 식각률을 갖는 적층 구조의 절연막으로 이루어진 제 1 측벽 스페이서와 제 2 측벽 스페이서를 차례로 형성하는 단계와, 페리부의 소정 부위에 제 1 및 제 2 측벽 스페이서를 이용하여 고농도 불순물 졍션을 형성한 다음, 셀부의 제 2 측벽 스페이서를 제거하는 단계와, 페리부를 이온주입방지막으로 덮은 다음 셀부에 제 1 도전형 불순물 이온으로 셀 절연용 이온주입을 실시하는 단계를 포함하여 이루어진다.In order to achieve the object of the present invention, a method of manufacturing a nonvolatile memory device of a semiconductor device includes a first conductive channel region and a second conductive impurity diffusion region in a cell portion of a first conductive semiconductor substrate having a ferrite portion and a cell portion defined therein. Forming a plurality of alternating high concentration impurity buried elongations in the first direction to be spaced apart from each other, and forming a plurality of gate lines spaced apart from each other across the first conductive channel region in a second direction perpendicular to the first direction Forming a first sidewall spacer and a second sidewall spacer formed of an insulating layer having a stacked structure having different etching rates on side surfaces of the gate line, and forming first and second sidewall spacers at predetermined portions of the ferrite portion; Forming a high concentration impurity cushion using the sidewall spacers, and then removing the second sidewall spacers of the cell portion; Covered with a film, and then injected on the first conductivity type impurity ions in the cell comprises the step of performing the ion implantation for cell isolation.
도 1은 종래 기술에 따라 제조된 반도체장치의 마스크롬 레이아웃1 is a mask ROM layout of a semiconductor device manufactured according to the prior art.
도 2a 내지 도 1b는 종래 기술에 따른 반도체장치의 마스크롬 제조공정 단면도2A to 1B are cross-sectional views of a mask ROM manufacturing process of a semiconductor device according to the related art.
도 3은 본 발명에 따라 제조된 반도체장치의 마스크롬 레이아웃3 is a mask ROM layout of a semiconductor device manufactured according to the present invention.
도 4a 내지 도 4d는 본 발명에 따른 반도체장치의 마스크롬 제조공정 단면도4A to 4D are cross-sectional views of a mask ROM manufacturing process of a semiconductor device according to the present invention.
이온주입으로 프로그래밍하는 비휘발성 메모리 소자인 마스크롬의 특성상 이웃하는 BN+졍션사이의 누설전류는 셀의 특성을 저하시키게 된다. 따라서, 이러한 누설전류를 감소시키기 위한 셀 절연공정이 필요하다. 이러한 절연공정은 트랜지스터의 도전형과 반대의 불순물 이온주입으로 실시하게 되는데, 이러한 반대 타입의 불순물은 결과적으로 셀의 폭을 감소시키는 효과를 초래하여 셀전류를 감소시킨다. 셀전류의 감소는 결국 셀 특성을 저하시키게 되고, 이러한 셀 절연용 이온주입의 도핑농도에도 제한이 있게 된다.Due to the characteristics of the mask ROM, which is a nonvolatile memory device programmed by ion implantation, leakage current between neighboring BN + sections degrades the cell characteristics. Therefore, there is a need for a cell insulation process to reduce such leakage current. This isolation process is performed by implanting impurity ions opposite to the conductivity type of the transistor, which results in an effect of reducing the width of the cell, thereby reducing the cell current. Reducing the cell current eventually degrades the cell characteristics, and the doping concentration of the ion implantation ion for cell insulation is limited.
이러한 셀 특성의 저하를 개선하기 위하여, 페리부 엘디디 소자를 제작하기 위한 측벽 스페이서를 형성시 셀부의 게이트라인 측벽에 동시에 형성하므로서, 셀절연용 도핑영역의 폭을 감소시켜 셀의 폭 감소를 방지하는 방법이 있다.In order to improve such deterioration of cell characteristics, when forming sidewall spacers for fabricating a ferry part LED device, the sidewall spacers are simultaneously formed on the gate line sidewalls of the cell part, thereby reducing the width of the cell by reducing the width of the doped region for cell insulation. There is a way.
그러나, 이러한 방법은, 셀의 집적도가 증가함에 따라 게이트라인간의 피치(pitch) 크기가 감소하므로, 충분한 셀간의 절연을 확보하기 위한 도핑영역의 확보가 불가능하게 된다.However, in this method, the pitch size between gate lines decreases as the degree of integration of cells increases, making it impossible to secure a doped region for ensuring sufficient insulation between cells.
따라서, 본 발명에서는 페리부의 엘디디 소자를 제조하기 위한 측벽 스페이서를 서로 다른 식각률을 갖는 적층 구조로 형성하므로서, 페리부의 측벽 스페이서를 이용한 고농도 도핑영역 형성 후, 셀부의 외측 측벽 스페이서를 선택적으로 제거하여 셀 절연용 불순물 이온주입 공간을 확보한 다음 셀 절연용 불순물 이온주입을 실시하여 충분한 셀 절연 효과를 확보한다.Accordingly, in the present invention, since the sidewall spacers for manufacturing the LED elements of the ferry part are formed in a stacked structure having different etching rates, the outer sidewall spacers of the cell part may be selectively removed after the formation of the highly doped region using the sidewall spacers of the ferry part. After securing impurity ion implantation space for cell insulation, impurity ion implantation for cell insulation is performed to secure sufficient cell insulation effect.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 따라 제조된 반도체장치의 마스크롬 레이아웃이다.3 is a mask ROM layout of a semiconductor device manufactured according to the present invention.
도 3을 참조하면, 제 1 도전형 반도체 기판인 p형 실리콘 기판 위에 셀부 트랜지스터의 제 2 도전형인 n형 불순물 확산영역(25)을 이루는 소스/드레인(25)이 제 1 방향으로 길게 형성되어 있다. 이때, 불순물 확산영역(25)은 매몰산화층(도시 안함)으로 덮혀있으며, 기판의 소정 부위에 n형 불순물 이온 매몰층을 형성한 다음 열산화 공정(thermal oxidation)을 실시하여 불순물 확산영역(25)과 매몰산화층이 동시에 형성된다.Referring to FIG. 3, a source / drain 25 constituting an n-type impurity diffusion region 25, which is a second conductivity type of a cell transistor, is formed in a first direction on a p-type silicon substrate that is a first conductivity type semiconductor substrate. . At this time, the impurity diffusion region 25 is covered with a buried oxide layer (not shown). An impurity diffusion region 25 is formed by forming an n-type impurity ion buried layer in a predetermined portion of the substrate and performing a thermal oxidation process. And buried oxide layer are simultaneously formed.
그리고, 제 1 방향과 직교하는 제 2 방향으로 다수개의 게이트라인인 워드라인(220,221,22)이 형성되어 있다. 이때, 제 1 방향 끝단에 위치한 두 개의 게이트라인(220, 221)은 선택 게이트라인이며, 나머지는 셀부의 다수개의 게이트라인(22)이다.In addition, word lines 220, 221, and 22 which are a plurality of gate lines are formed in a second direction perpendicular to the first direction. In this case, the two gate lines 220 and 221 positioned at the end of the first direction are the selection gate lines, and the rest are the plurality of gate lines 22 of the cell unit.
따라서, 제 2 방향으로 길게 형성된 게이트라인(22)과 제 1 방향으로 양측에 위치한 불순물 확산영역(25)으로 이루어진 다수개의 트랜지스터로 이루어진 마스크롬 셀이 형성되어 있다.Accordingly, a mask rom cell including a plurality of transistors including a gate line 22 formed long in the second direction and impurity diffusion regions 25 positioned at both sides in the first direction is formed.
이때, 게이트라인(22)과 불순물 확산영역(25)으로 둘러싸인 부위가 셀 절연용 이온주입 될 부위이다. 실제로, 도시되지는 않았지만, 셀 부의 게이트라인(22)은 페리부의 엘디디형 트랜지스터 제조시 형성되는 적층구조 측벽스페이서중 내부에 위치하는 절연막이 잔류하여 이루어진 측벽 스페이서에 의하여 측면 부위가 절연된다.At this time, the region surrounded by the gate line 22 and the impurity diffusion region 25 is a region to be ion implanted for cell insulation. In fact, although not shown, the gate portion 22 of the cell portion is insulated from the side portions by sidewall spacers formed by remaining insulating films inside of the stacked sidewall spacers formed during the manufacture of the LED transistors of the ferry portion.
따라서, 실질적으로 셀간의 절연을 위한 이온주입될 부위의 노출부위는 엘디디영역 형성용 측벽 스페이서의 두께보다 얇은 절연막에 의하여 노출되므로, 셀 폭이 감소되는 효과를 배제시키면서 동시에 페리부의 측벽 스페이서에 의하여 노출되는 기판 표면 부위 보다 넓은 면적을 노출시키게 된다. 따라서, 셀의 집적도가 증가하여도 셀간의 절연을 위한 도핑영역 형성을 이온주입 공간을 충분히 확보할 수 있으므로, 셀 전류를 감소시키지 않으면서 셀의 BN+졍션간의 누설전류를 감소시킬 수 있다.Therefore, since the exposed portion of the portion to be ion-implanted for insulation between the cells is exposed by the insulating film thinner than the thickness of the sidewall spacer for forming the LED region, the sidewall spacer of the ferry portion is excluded simultaneously with the effect of reducing the cell width. Exposing a larger area than the exposed substrate surface area. Therefore, even if the degree of integration of the cell is increased, the ion implantation space can be sufficiently secured to form the doped region for the isolation between the cells, so that the leakage current between the BN + sections of the cell can be reduced without reducing the cell current.
도 4a 내지 도 4d는 본 발명에 따른 반도체장치의 마스크롬 제조공정 단면도로서, 도 3의 제 1 방향의 절단선 II-II'에 따른 셀부의 단면을 나타낸다.4A to 4D are cross-sectional views illustrating a mask rom fabrication process of the semiconductor device according to the present invention, and show cross-sections of cell portions along the cutting line II-II ′ in the first direction of FIG. 3.
도 4a를 참조하면, P형의 실리콘으로 이루어진 반도체기판(20)에 제 1 감광막(도시안함)을 도포한 후 노광 및 현상을 실시하여 반도체기판(20)의 BN+(buried N+)졍션 형성부위를 제 1 방향으로 길게 노출시킨다. 그리고, 제 1 감광막을 마스크로 사용하여 반도체기판(20)에 아세닉(As) 또는 인(P) 등의 N형의 불순물이온을 높은 도우즈로 주입하여 이온주입영역(도시안함)을 형성한다. 이때, 도시되지는 않았지만, 페리부에서는 별도의 저농도 이온주입으로 트랜지스터 소자의 엘디디영역을 위한 저농도 도핑영역이 형성될 수 있다.Referring to FIG. 4A, a first photosensitive film (not shown) is applied to a semiconductor substrate 20 made of P-type silicon, followed by exposure and development to form a buried N + section of the semiconductor substrate 20. Long exposure in the first direction. An ion implantation region (not shown) is formed by injecting an N-type impurity ion such as an asic (As) or phosphorus (P) into a high dose using a first photosensitive film as a mask. . In this case, although not shown, a low concentration doping region for the LED region of the transistor device may be formed by a separate low concentration ion implantation in the ferry portion.
그리고, 제 1 감광막을 잔류시킨 상태에서 이온주입된 부분 즉 BN 졍션 형성부위를 열산화(thermal oxidation)시켜 매몰산화층(도시안함)과 그 하부에 불순물 확산영역(도시안함)을 형성한다. 이때, 반도체기판(20)의 이온주입영역이 형성된 부분은 이온 주입시 격자 손상 등에 의해 이온 주입되지 않은 부분 보다 15∼20배 정도 산화 속도가 빠르게 되어 두꺼운 매몰산화막층이 형성되며, 동시에 열산화시 이온주입영역내의 불순물 이온이 활성화되어 공통 소오스 및 드레인영역를 이루는 불순물 확산영역인 BN+졍션이 형성된다.The ion implanted portion, i.e., the BN junction formation portion, is thermally oxidized while the first photoresist film remains, thereby forming a buried oxide layer (not shown) and an impurity diffusion region (not shown). At this time, the portion where the ion implantation region of the semiconductor substrate 20 is formed is oxidized about 15 to 20 times faster than the portion not implanted by the lattice damage during ion implantation, so that a thick investment oxide layer is formed, and at the same time thermal oxidation Impurity ions in the ion implantation region are activated to form a BN + cushion, which is an impurity diffusion region that forms a common source and drain region.
그다음, 트랜지스터 채널의 문턱전압을 조절하기 위한 이온 주입을 위하여 기판(20)의 전표면에 포토레지스트를 도포한 다음 사진공정을 실시하여 채널영역의 매몰산화층의 표면을 노출시키는 제 2 포토레지스트패턴(도시안함)을 형성한다. 그리고, 제 2 포토레지스트패턴을 마스크로 이용한 이온주입을 보론(B) 또는 BF2등의 P 형 불순물을 이용하여 실시하여 문턱전압을 조절한다.Next, a second photoresist pattern exposing a surface of the buried oxide layer in the channel region by applying a photoresist to the entire surface of the substrate 20 for ion implantation to control the threshold voltage of the transistor channel and then performing a photo process. Not shown). In addition, ion implantation using the second photoresist pattern as a mask is performed using P-type impurities such as boron (B) or BF 2 to adjust the threshold voltage.
제 2 포토레지스트패턴을 제거한 다음 노출된 기판(20)의 표면을 열산화시켜 게이트산화막(21)을 성장시켜 형성하고, 게이트산화막(21) 및 매몰산화층 상에 불순물이 도핑된 다결정실리콘(22)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 등의 방법으로 증착하고 불순물 확산영역인 BN+졍션과 직교하도록 포토리쏘그래피 방법으로 패터닝하여 게이트라인(22)을 제 1 방향과 직교하는 제 2 방향으로 길게 형성한다. 그러므로, 반도체기판(20)의 불순물 확산영역 사이의 게이트와 대응하는 부분이 채널영역이 되는 트랜지스터들이 형성된다.After removing the second photoresist pattern, the surface of the exposed substrate 20 is thermally oxidized to grow the gate oxide film 21, and the polycrystalline silicon 22 doped with impurities on the gate oxide film 21 and the buried oxide layer is formed. Is deposited by a method such as chemical vapor deposition (hereinafter referred to as CVD) and patterned by photolithography so as to be orthogonal to the impurity diffusion region BN +, and the gate line 22 is orthogonal to the first direction. Long in two directions. Therefore, transistors are formed in which the gate and the portion corresponding to the gate between the impurity diffusion regions of the semiconductor substrate 20 become channel regions.
도 4b를 참조하면, 페리부(peripheral circuit)의 엘디디 소자를 제조하기 위한 측벽 스페이서를 형성하기 위하여 셀부를 포함하는 기판의 전면에 제 1 절연막으로 질화막을 CVD로 증착한 다음 에치백을 실시하여 게이트라인(22)의 측면에 잔류한 질화막으로 이루어진 제 1 측벽 스페이서(23)를 형성한다. 이때, 제 1 측벽 스페이서(23)의 두께는 페리부의 엘디디 소자를 제조하기 위한 디자인 룰의 측벽 스페이서 두께보다 얇게 형성한다.Referring to FIG. 4B, in order to form sidewall spacers for manufacturing an LED device of a peripheral circuit, a nitride film is deposited by CVD on the entire surface of the substrate including the cell part by CVD and then etched back. A first sidewall spacer 23 made of a nitride film remaining on the side of the gate line 22 is formed. At this time, the thickness of the first sidewall spacer 23 is formed to be thinner than the thickness of the sidewall spacer of the design rule for manufacturing the LED element of the ferri portion.
그리고, 제 1 절연막과 상이한 식각률을 갖는 제 2 절연막으로 HLD(high temperature low pressure dielectric) 산화막을 셀부와 페리부를 포함하는 기판의 전면에 CVD로 증착한 다음, 역시 에치백을 실시하여 게이트라인(22)의 측면에 위치한 제 1 측벽 스페이서(23) 위에 잔류한 산화막(24)으로 이루어진 제 2 측벽 스페이서(24)를 형성한다. 이때, 형성되는 제 2 측벽 스페이서(24)의 두께와 제 1 측벽 스페이서(23) 두께의 합이 디자인 룰에 의한 페리부의 게이트 측벽 스페이서가 되도록 형성한다.In addition, a high temperature low pressure dielectric (HLD) oxide film is deposited by CVD on the entire surface of the substrate including the cell portion and the ferry portion as a second insulating layer having an etching rate different from that of the first insulating layer. The second sidewall spacer 24 is formed of the oxide film 24 remaining on the first sidewall spacer 23 located on the side of the (). At this time, the sum of the thickness of the formed second sidewall spacer 24 and the thickness of the first sidewall spacer 23 is formed to be the gate sidewall spacer of the ferry part according to the design rule.
따라서, 페리부에 형성되는 제 1, 제 2 측벽 스페이서(도시안함)는 엘디디 소자의 고농도 불순물 확산영역을 형성하기 위한 이온주입 마스크로 사용되고, 셀부에 형성된 측벽 스페이서중 일부(23)는 셀간의 누설전류를 감소시키기 위한 셀 절연용 이온주입 마스크로 이용된다.Therefore, the first and second sidewall spacers (not shown) formed in the ferry portion are used as an ion implantation mask for forming a high concentration impurity diffusion region of the LED element, and some of the sidewall spacers 23 formed in the cell portion are formed between the cells. It is used as an ion implantation mask for cell insulation to reduce leakage current.
도 4c를 참조하면, 도시되지는 않았지만, 페리부를 감광막등으로 덮은 다음, 셀부의 제 2 측벽 스페이서인 잔류한 HLD 산화막을 습식식각으로 제거하여 셀부의 게이트라인(22) 측면에 질화막으로 이루어진 제 1 측벽 스페이서(23)만 잔류시킨다. 따라서, 셀부를 이루는 셀의 게이트라인(22) 사이의 간격이 페리부의 간격 보다 제거된 제 2 측벽 스페이서의 두께의 약 두배 만큼 더 벌어지게 되어, 셀 폭을 감소시키지 않으면서 셀 절연용 이온주입 영역을 충분히 확보하게 된다.Referring to FIG. 4C, although not shown, the ferrite part is covered with a photoresist film or the like, and then the remaining HLD oxide film, which is the second sidewall spacer of the cell part, is wet-etched to remove the first HLD oxide film formed of a nitride film on the side of the gate line 22 of the cell part. Only the sidewall spacers 23 are left. Thus, the gap between the gate lines 22 of the cells forming the cell portion is widened by about twice the thickness of the second sidewall spacer removed than the gap of the ferrite portion, so that the ion implantation region for cell insulation is not reduced without reducing the cell width. Will secure enough.
도 4d를 참조하면, 셀부의 노출된 기판(20) 부위에 p형 이온주입을 B+등으로 실시하여 누설전류를 감소시키기 위한 셀간 절연용 이온주입층을 형성한다.Referring to FIG. 4D, p-type ion implantation may be performed on the exposed portion of the substrate 20 of the cell portion, for example, with B + , to form an inter-cell insulation ion implantation layer for reducing leakage current.
이후, p형 불순물 이온으로 필요한 셀부에 마스크를 이용하는 이온주입을 실시하여 마스크롬 소자를 프로그래밍 한 다음, 배선공정과 패시베이션막 등을 형성한다.Subsequently, a mask ROM device is programmed by implanting an ion using a mask in a cell portion necessary for p-type impurity ions, and then a wiring process and a passivation film are formed.
상술한 내용에서 본 발명의 실시 예에 따른 마스크 롬의 제조 방법을 P형의 반도체기판에 N형의 트랜지스터를 형성하는 것으로 설명하였으나, N형의 반도체기판에 P형의 트랜지스터를 형성할 수도 있다.In the above description, the manufacturing method of the mask ROM according to the embodiment of the present invention is described as forming an N-type transistor on a P-type semiconductor substrate, but a P-type transistor may be formed on the N-type semiconductor substrate.
따라서, 본 발명은 마스크롬 제조 공정 중 셀간의 절연을 위한 공간을 충분히 확보하여 이온주입 도우즈(dose)를 증가시키므로서 셀간의 누설전류를 감소시키고, 셀 폭을 감소시키지 않으면서 셀 전류의 감소를 방지하고, 또한 셀의 집적도가 증가하여도 셀 절연용 이온주입 부위를 충분히 확보하는 장점이 있다.Accordingly, the present invention reduces the leakage current between the cells and decreases the cell current without reducing the cell width by increasing the ion implantation dose by securing sufficient space for isolation between cells during the mask ROM manufacturing process. And there is an advantage of sufficiently securing the ion implantation site for cell insulation even when the degree of integration of the cell is increased.
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