KR950010286B1

KR950010286B1 - Semiconductor memory device

Info

Publication number: KR950010286B1
Application number: KR1019870002628A
Authority: KR
Inventors: 고다가 고바야시; 다가히데 이게다; 료우이지 호리; 고로우 기쭈가와; 사고오 이도우; 노브오 단바; 다가오 와다나베
Original assignee: 가부시기가이샤 히다찌세이사꾸쇼; 미쓰다 가쓰시게
Priority date: 1986-03-24
Filing date: 1987-03-23
Publication date: 1995-09-12
Also published as: KR870009474A

Abstract

내용 없음.No content.

Description

Devices in semiconductor integrated circuits

제1도 내지 제3도는 각각 본 발명에 따른 바이폴라 트랜지스터를 가진 DRAM의 구조를 도시한 단면도.1 to 3 are cross-sectional views each showing a structure of a DRAM having a bipolar transistor according to the present invention.

제4도는 제1도 내지 제3도의 DRAM의 소프트 에러 레이트를 도시한 그래프.4 is a graph showing the soft error rate of the DRAMs of FIGS.

제5도는 제1도 내지 제3도의 DRAM에 포함되는 P찬넬 MOSFET의 다른 구조를 도시한 단면도.5 is a cross-sectional view showing another structure of the P-channel MOSFET included in the DRAMs of FIGS.

제6도 내지 제10도는 제1도 내지 제3도의 DRAM의 메모리 셀과 N찬넬 MOSFET의 다른 구조를 도시한 단면도.6 to 10 are cross-sectional views showing other structures of the memory cells of the DRAMs of FIGS. 1 to 3 and the N channel MOSFETs.

제11도와 제12도는 각각 본 발명의 다른 실시예인 바이폴라 트랜지스터를 가진 DRAM의 구조를 도시한 단면도.11 and 12 are cross-sectional views illustrating a structure of a DRAM having a bipolar transistor, which is another embodiment of the present invention.

제13a도 내지 제13d도는 제11도의 DRAM의 제조공정의 개략을 도시한 단면도.13A to 13D are sectional views showing the outline of the DRAM manufacturing process of FIG.

본 발명은, 바이폴라(bipolar) 트랜지스터와 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 가진 반도체 집적회로 장치에 관하여, 특히 바이폴라 트랜지스터를 가진 DRAM(Dynamic Random Access Memory)에 적용해서 유효한 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device having a bipolar transistor and a metal insulator semiconductor field effect transistor (MISFET), and more particularly, to a technique effective by applying to a DRAM (Dynamic Random Access Memory) having a bipolar transistor.

정보 전하(電荷) 기억용의 캐패시터(capacitor)와, 스위치용의 MOS(Metal Oxide Semiconductor) FET 각 1개로 되는, 소위 1MOSFET형 메모리 셀(memory cell)은 점유 면적이 적고, 고집적화에 적합하고 있기 때문에 DRAM의 메모리 셀로서 널리 채용되고 있다.Since a capacitor for information charge storage and one MOS (Metal Oxide Semiconductor) FET for switching, each of a so-called 1MOSFET type memory cell, have a small occupying area and are suitable for high integration. It is widely adopted as a memory cell of a DRAM.

DRAM에 있어서, 메모리 셀 어레이(array) 이외의 회로, 즉 각종의 타이밍 발생회로, 어드레스 버퍼(address buffer)회로, 어드레스 데코우더(decoder)회로, 데이터(data) 입출력회로, 센스 앰프(sense amp.) 및 메인 앰프(main amp.)등의 주변회로는 N찬넬(channel) MOSFET와 P찬넬 MOSFET를 조합(組合)시킨 CMOS(Complementary MOS)회로에 의해서 구성된다. 이로 인해, DRAM의 낮은 소비전력화와 고속화, 고집적화가 가능하게 된다. 주변회로에 CMOS를 채용하는 DRAM에 대해서는, 예를 들면 일경(日經) “Electronice” 1983년 7월 18일호, P188∼190에 기재되어 있다.In DRAMs, circuits other than memory cell arrays, that is, various timing generation circuits, address buffer circuits, address decoder circuits, data input / output circuits, and sense amplifiers. And peripheral circuits such as a main amplifier are constituted by a CMOS (Complementary MOS) circuit in which an N-channel MOSFET and a P-channel MOSFET are combined. As a result, it is possible to increase the power consumption, speed, and high integration of the DRAM. DRAMs employing CMOS as peripheral circuits are described, for example, in the July 18, 1983 issue of P188-190.

보다 높은 고속화, 고집적화를 위해서는 DRAM을 구성하는 디바이스(device)를 적게할 필요가 있으나, 디바이스를 적게하면 취급하는 신호의 량도 적어진다. 적은 신호량을 고속으로 취급할려면 회로를 구성하는 디바이스에 큰 구동능력이 요구된다. 그러나, 디바이스로서 CMOS를 사용하는 한 집적도의 점에서 MOSFET 크기를 그다지 크게할 수가 없고, 또 MOSFET의 구동능력(Conductance gm)은 적기 때문에 메모리의 속도는 집적도와 함께 저하하여 버린다.In order to achieve higher speed and higher integration, it is necessary to reduce the number of devices constituting the DRAM. However, the smaller the device, the smaller the amount of signals to be handled. In order to handle a small amount of signal at high speed, a large driving capability is required for the device constituting the circuit. However, as long as CMOS is used as a device, the size of the MOSFET cannot be made very large in terms of the degree of integration, and since the MOSFET has low conductance gm, the speed of the memory decreases with the degree of integration.

본 발명자는 고집적화와 고속화를 동시에 달성하기 위하여, DRAM의 주변회로에 바이폴라 트랜지스터를 혼재(混在)시키는 것에 대해서 검토한 결과, 다음과 같은 문제점이 생기는 것을 발견하였다. 즉, 바이폴라 트랜지스터의 존재에 의해서 발생하는 소수 캐리어(carrier)가 메모리 셀에 축적된 정보, 또는 메모리 셀에서 데이터선에 호출된 정보를 반전(反轉)시키는, 소위 소프트 에러(soft error)를 일으키게 한다.The present inventors have found that the following problems arise as a result of examining the mixing of bipolar transistors in a peripheral circuit of a DRAM in order to simultaneously achieve high integration and high speed. That is, a minority carrier caused by the presence of a bipolar transistor causes a so-called soft error that inverts the information accumulated in the memory cell or the information called on the data line in the memory cell. do.

바이폴라 트랜지스터에 의한 소프트 에러의 메캐니즘(mechanism)은, 예를 들면 다음과 같이 설명된다.The mechanism of soft error by a bipolar transistor is described as follows, for example.

메모리 셀의 스위치용 MOSFET는 p^-형 기판내에 형성된 N찬넬 MOSFET로 된다. 메모리 셀의 캐패시터는 한쪽의 전극으로서의 n⁺형 반도체 영역을 p^-형 기판내에 갖는다. 한편, 고속으로 높은 구동능력을 얻기 위한 바람직한 디바이스로서, 세로형 npn형 바이폴라 트랜지스터가 p^-형 기판내에, n⁺형 에미터 영역, p형 베이스 영역과 n^-형 및 n⁺형 콜렉터 영역에 의해 구성된다. 이 바이폴라 트랜지스터의 콜렉터의 전극을 기판 표면에서 꺼내기 위하여, n⁺형 매입(buried) 콜렉터 영역이 에미터 영역보다 크게(길게) 구성된다. 이로인해, 매입 콜렉터 영역 내에 있어서, 그 자체가 갖는 저항에 의한 전위변동이 생기기 쉽다. 매입 콜렉터 영역의 전위 변동은 pnp형 기생 바이폴라 트랜지스터를 동작시켜, 기판에 정공(正孔)을 주입하여, 그 전위에 변동을 준다.The switching MOSFET of the memory cell is an N channel MOSFET formed in a p ⁻ type substrate. The capacitor of the memory cell has an n ⁺ type semiconductor region as one electrode in the p ⁻ type substrate. On the other hand, as a preferable device for obtaining high driving capability at high speed, a vertical npn type bipolar transistor is formed in a p ⁻ type substrate by an n ⁺ type emitter region, a p type base region and an n ⁻ type and n ⁺ type collector region. It is composed. In order to take out the electrode of the collector of this bipolar transistor from the board | substrate surface, the n ⁺ type buried collector area | region is comprised (longer) than an emitter area | region. This tends to cause potential fluctuations due to the resistance of the buried collector region itself. The potential variation of the buried collector region operates a pnp-type parasitic bipolar transistor, injects holes into the substrate, and changes the potential.

기생(寄生) 바이폴라 트랜지스터는 베이스 영역을 에미터 영역, 매입 콜렉터 영역을 베이스 영역, 그리고 기판을 콜렉터 영역으로 구성된다. 상기 기판전위의 변동에 의해서, 기생 바이폴라 트랜지스터 근방의 고농도의 n⁺형 반도체 영역(예를 들면, N찬넬 MOSFET의 소오스 영역 또는 드레인 영역)에서 기판에 전자(소수 캐리어)가 주입된다. 이 소수 캐리어는 메모리 셀의 스위치용 MOSFET와 캐패시터의 n⁺형 영역, 또는 센스 앰프등의 MOSFET의 n⁺형 영역에 침입하여, 정보를 반전하여(파괴하여), 소위 소프트 에러를 일으킨다.The parasitic bipolar transistor is composed of a base region as an emitter region, an embedded collector region as a base region, and a substrate as a collector region. Due to the variation in the substrate potential, electrons (small carriers) are injected into the substrate in a high concentration n ⁺ type semiconductor region (for example, a source region or a drain region of the N-channel MOSFET) near the parasitic bipolar transistor. The minority carriers are to break into the n ⁺ type region of the MOSFET, such as MOSFET for switch of a memory cell and the n ⁺ type region, or the sense amplifier of the capacitor, to turn the information (by breaking), causes a so-called soft error.

또, 바이폴라 트랜지스터를 주변회로로 조합하는 것으로 액세스 시간의 고속화를 도모할 수가 있으나, 동시에 기판내에 바이폴라 트랜지스터 또는 α선에 의해서 생기는 소수 캐리어에 의한 소프트 에러가 현저하게 된다. 즉, 데이터선과 용량 소자와의 사이를 정보가 통과하는 회수가 증가하기 때문에, 특히 스위치용 MSFET의 소오스 영역 또는 드레인 영역으로 소수 캐리어를 트랩(trap)하는 확률이 높아진다.In addition, by combining the bipolar transistors into peripheral circuits, the access time can be increased, but at the same time, the soft error caused by the minority carriers caused by the bipolar transistor or the? Line in the substrate becomes remarkable. That is, since the number of times information passes between the data line and the capacitive element increases, the probability of trapping minority carriers in the source region or the drain region of the switch MSFET is particularly high.

따라서, DRAM에 바이폴라 트랜지스터를 혼재시켜, 고속화, 고집적화를 도모할려고 하면, 소프트 에러에 의한 전기적 신뢰성이 저하한다고 하는 문제점을 일으킨다.As a result, when bipolar transistors are mixed in the DRAM, and a high speed and high integration are attempted, a problem arises in that electrical reliability due to a soft error is lowered.

본 발명의 목적은, 소프트 에러에 강하며, 고집적 또는 낮은 소비전력이며, 더욱이 고속동작에 적합한 반도체 집적회로 장치와 그 제조 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor integrated circuit device which is resistant to soft errors, has high integration or low power consumption, and is suitable for high-speed operation and a method of manufacturing the same.

본 발명의 다른 목적은, 바이폴라 트랜지스터를 가진 DRAM의 고속화와 전기적 신뢰성의 향상을 도모하는 것이 가능한 기술을 제공하는데 있다.Another object of the present invention is to provide a technique capable of speeding up a DRAM having a bipolar transistor and improving electrical reliability.

본 발명의 상기와 그외의 목적과 새로운 특징은, 본 명세서의 기술과 첨부도면에 의해서 명확하게 될 것이다.The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

본 출원에 있어서, 개시되는 발명중, 대표적인 하나의 발명의 개요를 설명하면 다음과 같다.In this application, the outline of one typical invention among the invention disclosed is as follows.

바이폴라 트랜지스터를 가진 DRAM의 메모리 셀 아래, 또는 주변회로의 반도체 영역 아래에 기판과 동일한 도전형(導電型)이며, 또한 그것보다도 높은 불순물 농도의 반도체 영역을 마련한다. 즉, 메모리 셀의 회로 소자를 구성하는 반도체 영역 또는 주변회로의 회로소자의 반도체 영역 아래에 이들과 반대 도전형의 반도체 영역을 마련한다.A semiconductor region of the same conductivity type as the substrate and having a higher impurity concentration than that of a substrate is provided under a memory cell of a DRAM having a bipolar transistor or under a semiconductor region of a peripheral circuit. That is, a semiconductor region of opposite conductivity type is provided under the semiconductor region constituting the circuit element of the memory cell or the semiconductor region of the circuit element of the peripheral circuit.

상기한 수단에 의하면, DRAM의 주변회로에 바이폴라 트랜지스터를 혼재시켜서 고속화를 도모함과 동시에, 바이폴라 트랜지스터에 의해 발생한 소수 캐리어에 대해서 상기 반도체 영역이 포텐셜 배리어(potential barrier)를 구성하고, 상기 소수 캐리어에 의한 소프트 에러를 방지할 수가 있다.According to the above means, the bipolar transistor is mixed in the peripheral circuit of the DRAM to increase the speed, and the semiconductor region forms a potential barrier for the minority carriers generated by the bipolar transistor. Soft errors can be prevented.

[실시예]EXAMPLE

본 발명의 실시예인 바이폴라 트랜지스터를 가진 DRAM을 제1도(단면도)에 도시한다.A DRAM having a bipolar transistor, which is an embodiment of the present invention, is shown in FIG. 1 (cross section).

제1도에 있어서, 1은 p^-형 반도체 기판, 2는 반도체 기판 1의 주면(主面)위에 적층(績層)된 n^-형의 에피택셜(epitaxial)층이다. 본 실시예에서는 반도체 기판 1과 에피택셜층 2는 실질적인 반도체 기판이며, 반도체 기체를 구성하고 있다. 이와 같은 도전형이 선택되는 것은 전기적으로 서로가 분리된 고성능의 npn형 바이폴라 트랜지스터를 실현하기 위해서이다. 기판 1의 불순물 농도는 바이폴라 트랜지스터의 콜렉터 접합(接合)용량등을 고려해서 10¹³∼13¹⁷/cm³정도로 선택된다. 에피택셜층 2는 p찬넬 MOSFET Qp를 형성하기 위한 n형 웰영역의 일부와 바이폴라 트랜지스터의 콜렉터의 일부를 구성한다. 에피택셜층 2의 불순물 농도는 각 트랜지스터가 소망하는 특성에 따라서 설정되지만, 10¹⁵∼10¹⁷/cm³정도로 선택된다.In FIG. 1, 1 is a p ⁻ type semiconductor substrate, and 2 is an n ⁻ type epitaxial layer laminated on the main surface of the semiconductor substrate 1. In this embodiment, the semiconductor substrate 1 and the epitaxial layer 2 are substantially semiconductor substrates, and constitute a semiconductor substrate. Such a conductive type is selected in order to realize a high performance npn type bipolar transistor which is electrically isolated from each other. The impurity concentration of the substrate 1 is selected to about 10 ¹³ to ¹³ ¹⁷ / cm ³ in consideration of the collector junction capacitance of the bipolar transistor and the like. The epitaxial layer 2 forms part of the n-type well region and part of the collector of the bipolar transistor for forming the p-channel MOSFET Qp. The impurity concentration of epitaxial layer 2 is set according to desired characteristics of each transistor, but is selected about 10 ¹⁵ to 10 ¹⁷ / cm ³ .

반도체 기판 1에는, 예를 들면 언더슈트(under shoot)에 의한 오동작의 방지를 위하여, 그리고 pn접합 용량의 저감을 도모하기 위하여, -2.5∼3.5V의 부전위가 인가된다. 이 부전위는 내장된 기판 바이어스(bias) 전압 발생회로 또는 외부단자에서 반도체 기판 1에 공급된다.A negative potential of -2.5 to 3.5 V is applied to the semiconductor substrate 1 in order to prevent malfunction due to, for example, an under shoot, and to reduce the pn junction capacitance. This negative potential is supplied to the semiconductor substrate 1 from an embedded substrate bias voltage generator circuit or an external terminal.

반도체 소자(또는 회로소자)사이를 전기적으로 분리하기 위한 분리영역 Ⅰ는, 반도체 기판 1, p⁺형의 매입 반도체 영역 3, p형의 반도체 영역 5와 필드(field)의 절연막 6으로 구성되어 있다.The isolation region I for electrically separating the semiconductor elements (or circuit elements) comprises a semiconductor substrate 1, a p ⁺ embedded semiconductor region 3, a p-type semiconductor region 5 and a field insulating film 6. .

매입층 3은 반도체 기판 1과 에피택셜층 2와의 사이에 마련되어 있다. 반도체 영역 5는 매입층 3의 상부의 에피택셜층 2의 주변부에 마련되어 있다. 필드절연막 6은 반도체 영역 5의 상부에 마련되어 있으며, 예를 들면 에피택셜층 2의 주면의 선택적인 열산화로 형성한 산화 실리콘막으로 구성한다. 필드 절연막 6은 형성하기 위한 내산화막(질화 실리콘막)을 마스크로 사용한 보론(boron)의 이온 주입과, 산화를 위한 열처리에 의해서 반도체 영역 5가 형성된다. p⁺형 영역 3과 5의 불순물 농도는, 각 회로소자의 사이가 유효하게 분리되도록 10¹⁶∼10¹⁹/cm³정도로 된다.The buried layer 3 is provided between the semiconductor substrate 1 and the epitaxial layer 2. The semiconductor region 5 is provided in the periphery of the epitaxial layer 2 on the top of the buried layer 3. The field insulating film 6 is provided over the semiconductor region 5, and is formed of, for example, a silicon oxide film formed by selective thermal oxidation of the main surface of the epitaxial layer 2. In the field insulating film 6, the semiconductor region 5 is formed by ion implantation of boron using a oxidation resistant film (silicon nitride film) as a mask and a heat treatment for oxidation. The impurity concentrations in the p ⁺ type regions 3 and 5 are about 10 ¹⁶ to 10 ¹⁹ / cm ³ so as to effectively separate the circuit elements.

p⁺형 매입층 3의 불순물 농도는 또 N찬넬 MOSFET를 위한 p형 웰(well)영역(후술한다)의 저항의 저감과, N찬넬 MOSFET와 메모리 셀에 있어서의 소프트 에러의 저감을 고려해서 선택된다.The impurity concentration of the p ⁺ buried layer 3 is also selected in consideration of the reduction of the resistance of the p-type well region (to be described later) for the N-channel MOSFET and the reduction of the soft error in the N-channel MOSFET and the memory cell. do.

바이폴라 트랜지스터의 Tr는 도면중, 왼쪽에 도시한 것과 같이, n⁺형의 매입형 반도체 영역 4와 n⁺형의 반도체 영역 8 및 n형 에피택셜층 2로 되는 콜렉터 영역(C), p형의 베이스 영역(B) 9와 n⁺형의 에미터 영역(E) 16A로 구성되어 있다. 이 바이폴라 트랜지스터 Tr는 실질적으로 공지의 npn형의 세로형 구조로 구성되어 있다.As shown on the left in the figure, the Tr of the bipolar transistor is the collector region C and the p-type of the n ⁺ type buried semiconductor region 4, the n ⁺ type semiconductor region 8 and the n type epitaxial layer 2. It consists of the base area | region B9 and 16A of n ⁺ type emitter area | regions. This bipolar transistor Tr is comprised by the well-known npn type vertical structure substantially.

n⁺형 매입층 4는 p⁺형 매입층 3에 대해서 자기정합적으로 반도체 기판 1과 에피택셜층 2와의 사이에 마련되어 있다. n⁺형 매입층 4는 콜렉터 저항을 저감하여, 고성능의 바이폴라 트랜지스터를 실현함과 동시에, n형 웰영역(다음에 기술한다)의 저항을 적게 하기 위한 것이며, 그 불순물 농도는 10¹⁷∼10²⁰/cm³정도로 선택된다. n₊형 매입층 8은, 고성능의 세로형 npn바이폴라 트랜지스터의 콜렉터 전극을 기판(반도체 기체)의 주면에 마련하기 때문에, 에미터와 베이스 영역에 비해 크게 된다.The n ⁺ type buried layer 4 is provided between the semiconductor substrate 1 and the epitaxial layer 2 in a self-aligned manner with respect to the p ⁺ type embedded layer 3. The n ⁺ type buried layer 4 is intended to reduce the collector resistance, to realize a high performance bipolar transistor, and to reduce the resistance of the n type well region (to be described later). The impurity concentration is 10 ¹⁷ to 10 ^20. / cm ³ is selected. Since the n ₊ type buried layer 8 provides the collector electrode of the high performance vertical npn bipolar transistor on the main surface of the substrate (semiconductor base), it is larger than the emitter and the base region.

n⁺형 영역 8은 콜렉터 전극과 n⁺형 매입층 8을 접속하기 위한 것이며, 콜렉터 저항을 적게하기 위하여 그 불순물 농도가 10¹⁷∼10²¹/cm³정도로 된다.The n ⁺ type region 8 is for connecting the collector electrode and the n ⁺ type buried layer 8, and the impurity concentration is about 10 ¹⁷ to 10 ²¹ / cm ³ in order to reduce the collector resistance.

p형 베이스 영역 9는, 콜렉터인 n^-형 에피택셜층 2내의 소정의 영역에 필드 절연막 6에 자기정합적으로 형성되고, 그 불순물 농도는 10¹⁶∼10¹⁸/cm³정도로 된다.The p-type base region 9 is self-aligned to the field insulating film 6 in a predetermined region in the n ⁻ type epitaxial layer 2 serving as a collector, and its impurity concentration is about 10 ¹⁶ to 10 ¹⁸ / cm ³ .

에미터 영역 16A는, 절연막 15에 마련된 접속구멍을 통해서, 에미터용 전극, 예를 들면, 다결정 실리콘막 16의 불순물(예를 들면 인 또는 비소)이 베이스 영역 9에 확산하여 구성되어 있다. 에미터 영역 16A의 불순물 농도는, 10¹⁷∼10²⁰/cm³정도로 된다. 그리고, 에미터 형성법으로서, 기상(氣相)에서 확산 또는 이온주입에 의해 n⁺형의 에미터 영역 16A를 형성하고, 거기에 Al등의 도전성 재료를 에미터 전극 22로서, 집적 또는 플라티늄 실리사이드(platinum silicide)등의 베리어 메탈(barrier metal)을 거쳐서 전기적으로 접속하여도 좋다. 반도체 영역 8(콜렉터 영역)과 베이스 영역 9와 에미터 전극 16은 층간 절연막 20에 마련된 접속구멍 21을 통해서 콜렉터 전극 22, 베이스 전극 22, 에미터 전극 22에 각각 접속되어 있다.In the emitter region 16A, an impurity (for example, phosphorous or arsenic) of the emitter electrode, for example, the polycrystalline silicon film 16 is diffused into the base region 9 through the connection hole provided in the insulating film 15. The impurity concentration of the emitter region 16A is about 10 ¹⁷ to 10 ²⁰ / cm ³ . As the emitter formation method, n ⁺ type emitter regions 16A are formed by diffusion or ion implantation in the gas phase, and conductive materials such as Al are incorporated into the emitter electrodes 22 to form integrated or platinum silicides ( It may be electrically connected through a barrier metal such as platinum silicide. The semiconductor region 8 (collector region), the base region 9, and the emitter electrode 16 are connected to the collector electrode 22, the base electrode 22, and the emitter electrode 22, respectively, through the connection holes 21 provided in the interlayer insulating film 20.

바이폴라 트랜지스터 Tr는 DRAM의 액세스 시간의 고속화를 도모하기 위해서, 타이밍 발생회로, 어드레스 버퍼회로, 어드레스 데코우더 회로, 데이터 입출력회로, 메인앰프등을 CMOS회로와 함께 구성한다. 또, 어드레스 버퍼 회로와 데이터 입출력회로에 있어서는, TTL(Transistor-Transistor Logic) 레벨 또는 ECL(Emitter Coupled Logic) 레벨로서의 신호의 입출력이 용이하게 된다.The bipolar transistor Tr comprises a timing generation circuit, an address buffer circuit, an address decoder circuit, a data input / output circuit, a main amplifier, and the like together with a CMOS circuit in order to speed up the access time of the DRAM. In addition, in the address buffer circuit and the data input / output circuit, input and output of signals at the TTL (Transistor-Transistor Logic) level or the ECL (Emitter Coupled Logic) level are facilitated.

특히 바이폴라 트랜지스터 Tr는 고성능의 세로형 npn트랜지스터이기 때문에 용이하게 ECL형 차동앰프가 구성할 수 있다. 이것을 상기 입력 또는 출력회로에 이용하는 것에 의해, 적은 논리 진폭의 ECL신호를 고속이며, 높은 신뢰도를 부여할 수가 있다. 데이터 출력회로에 있어서는, 외부장치의 구동능력이 향상한다. 어드레스 데코우더 회로에 있어서는, 특히 워드선의 구동을 바이폴라 트랜지스터 Tr에 의해서 행하는 것에 의해, 큰 용량 부하가 기생하는 워드선의 레벨을 고속으로 상승시킬 수가 있다.In particular, since the bipolar transistor Tr is a high performance vertical npn transistor, the ECL type differential amplifier can be easily configured. By using this for the input or output circuit, a low logic amplitude ECL signal can be provided at high speed and high reliability. In the data output circuit, the driving capability of the external device is improved. In the address decoder circuit, in particular, by driving the word line by the bipolar transistor Tr, it is possible to increase the level of the word line parasitic due to a large capacitance load at a high speed.

DRAM의 주변회로를 구성하는 n찬넬 MOSFET Qn는, 도면중, 중앙부에 도시한 것과 같이, 매입 반도체 영역 3과 p^-형의 반도체 영역 7로 되는 p형 웰영역, 게이트 절연막 15, 게이트 전극 16, 1쌍의 n형과 n⁺형 반도체 영역 17과 18로 되는 소오스 영역과 드레인 영역으로 구성되어 있다.The n-channel MOSFET Qn constituting the peripheral circuit of the DRAM has a p-type well region including a gate semiconductor region 3 and a p ⁻ -type semiconductor region 7, as shown in the center portion, a gate insulating film 15, a gate electrode 16, A source region and a drain region constituted by a pair of n-type and n ⁺ -type semiconductor regions 17 and 18.

p⁺형 매입층 3은 MOSFET Qn에서 발생하는 소프트 에러를 방지하기(다음에 기술한다) 위하여 형성된다. 이것은 특히 센스앰프를 구성하는 MOSFET Qn에 있어서 유효하다. 또, p⁺형 매입층 3은 p형 웰영역의 저항을 적게 함으로, 래치업(latch up)의 발생 방지에 유효하다. 그리고, 래치업 현상에 대해서는 Technical Digest of International Electron Device Meeting, 1982, pp. 454∼477등에 상세하게 기술되어 있다. 그리고, p⁺형 매입층 3의 존재에 의해서, 그 상부의 n형 에피택셜층 2를 p-형 반도체 영역 7(불순물 농도 10¹⁵∼10¹⁷/cm³정도)로 하는 것이 용이하게 된다. p+형 매입층 3의 불순물 농도는 상술한 바와 같이 10¹⁶∼10¹⁹/cm³정도로 된다.The p ⁺ type buried layer 3 is formed to prevent the soft error occurring in the MOSFET Qn (described next). This is particularly effective for the MOSFET Qn constituting the sense amplifier. In addition, the p ⁺ type buried layer 3 reduces the resistance of the p type well region, and is effective for preventing the occurrence of latch up. And, latch-up phenomenon is described in the Technical Digest of International Electron Device Meeting, 1982, pp. 454 to 477, etc. are described in detail. The presence of the p ⁺ type buried layer 3 makes it easy to set the upper n-type epitaxial layer 2 to the p-type semiconductor region 7 (impurity concentration of 10 ¹⁵ to 10 ¹⁷ / cm ³ ). As described above, the impurity concentration of the p + type buried layer 3 is about 10 ¹⁶ to 10 ¹⁹ / cm ³ .

p형 웰영역에는 기판 1과 동일한 전위가 인가된다. 즉, 도시하지 않으나 전극 22와 동일한 층으로 되는 상기 기판전위가 인가된 배선이 다음에 기술하는 p⁺형 영역 19와 같은 공정으로 p형 웰영역내에 형성된 p⁺형 영역에 접속된다.The same potential as that of the substrate 1 is applied to the p-type well region. That is, although not shown, the wiring to which the substrate potential is applied, which is the same layer as the electrode 22, is connected to the p ⁺ type region formed in the p type well region by the same process as the p ⁺ type region 19 described below.

상기 n형의 반도체 영역 17은 n⁺형 영역 18과 채널 형성영역 사이에 마련되어 있으며, IEEE Transactions on Electron Devices, Vol. ED-27, pp. 1359∼1367, 1980년 8월 기술된 LDD(Lightly Doped Drain) 구조의 MOSFET를 구성한다. n형 영역 17은 게이트 전극 16을 마스크로서 사용한 이온주입등에 의해서 형성되며, 그 불순물 농도는 10¹⁵∼10¹⁷/cm³정도로 된다. n⁺형 영역 18은 게이트 전극 16의 측부에 그것에 대해서 자기정합적으로 형성된 사이드월(side wall) 절연막 23과 게이트 전극을 마스크로한 이온주입등에 의해서 형성되며, 그 불순물 농도 10¹⁷∼10²¹/cm정도로 된다.The n-type semiconductor region 17 is provided between the n ⁺ -type region 18 and the channel forming region, and IEEE Transactions on Electron Devices, Vol. ED-27, pp. 1359 to 1367, described in August 1980, constitute a MOSFET having a lightly doped drain (LDD) structure. The n-type region 17 is formed by ion implantation or the like using the gate electrode 16 as a mask, and its impurity concentration is about 10 ¹⁵ to 10 ¹⁷ / cm ³ . The n ⁺ type region 18 is formed by a side wall insulating film 23 formed on the side of the gate electrode 16 and ion implantation using the gate electrode as a mask, and the impurity concentration 10 ¹⁷ to 10 ²¹ /. It becomes about cm.

DRAM의 주변회로를 구성하는 p찬넬 MOSFET Qp는 도면중, 중앙부에 도시한 것과 같이 매입 반도체 영역 4와 에피택셜층 2로 되는 n형 웰영역, 게이트 절연막 15, 게이트 전극 16, p⁺형의 소오스 영역과 드레인 영역 19로 구성되어 있다.The p-channel MOSFET Qp constituting the peripheral circuit of the DRAM is an n-type well region comprising a semiconductor region 4 and an epitaxial layer 2, a gate insulating film 15, a gate electrode 16, and a p ⁺ type source as shown in the center portion of the figure. It consists of a region and a drain region 19.

n⁺형 매입층 4는 p⁺형 매입층 3과 마찬가지로, n형 웰영역의 저항을 적게함으로 래치업의 방지에 유효하다.Like the p ⁺ type buried layer 3, the n ⁺ type buried layer 4 is effective in preventing latchup by reducing the resistance of the n type well region.

n형 웰영역에는 전원전위 Vcc가 인가된다. 즉, 도시하지 않으나, 전극 22와 동일층으로 되며, 상기 전원 전위가 인가된 배선이 n⁺형 영역 18과 같은 공정으로 n형 웰내에 형성된 n⁺형 영역에 접속된다.The power source potential Vcc is applied to the n-type well region. That is, although not shown, the same layer as the electrode 22 is connected, and the wiring to which the power supply potential is applied is connected to the n ⁺ type region formed in the n type well in the same process as the n ⁺ type region 18.

MOSFET Qn, Qp의 소오스와 드레인 영역에는 기판위 전면에 형성된 PSG(Phophosilicate glass) 막등으로 되는 층간 절연막 20과 절연막 15에 형성된 접속 구멍을 통해서 알미늄으로 되는 전극 22과 접속된다.The source and drain regions of the MOSFETs Qn and Qp are connected to an electrode 22 made of aluminum through an interlayer insulating film 20 formed of a PSG (Phophosilicate glass) film or the like formed on the entire surface of the substrate and a connection hole formed in the insulating film 15.

게이트 전극 16은 다결정 실리콘막으로 된다. 본 실시예에서는 게이트 전극 16은 에미터 전극 16과 같은 공정으로 형성된다. 게이트 절연막 15를 형성한 후, 에미터 형성을 위한 소정영역에서 제거된다. 소정영역에 있어서, 기판(에피택셜층 2)의 주면에 접속한 다결정 실리콘막 16에서 불순물이 베이스 영역 9내에 확산되여, 에미터 영역이 형성된다.The gate electrode 16 is a polycrystalline silicon film. In this embodiment, the gate electrode 16 is formed by the same process as the emitter electrode 16. After the gate insulating film 15 is formed, it is removed in a predetermined region for emitter formation. In a predetermined region, impurities are diffused into the base region 9 in the polycrystalline silicon film 16 connected to the main surface of the substrate (epitaxial layer 2) to form an emitter region.

그리고, 전극 16은 다결정 실리콘막 위에 고융점 금속(몰리브덴, 텅스텐, 티타늄, 탄탈륨)막, 또는 이들의 실리사이드막을 겹친막으로 되어 있어도 좋다.The electrode 16 may be a layer in which a high melting point metal (molybdenum, tungsten, titanium, tantalum) film or a silicide film thereof is laminated on the polycrystalline silicon film.

게이트 전극 16이 에미터 전극 16과 다른 공정으로 형성되는 경우, 게이트 전극 16은 고융점 금속막 또는 그 실리사이드막의 단층(單層)이라도 좋다.When the gate electrode 16 is formed by a process different from the emitter electrode 16, the gate electrode 16 may be a single layer of a high melting point metal film or a silicide film thereof.

DRAM의 메모리 셀은 제1도중, 오른쪽에 도시한 것과 같이 스위치(메모리 셀 선택)용 n찬넬 MOSFET Qs와 용량소자 Cp와의 직렬회로로 구성되어 있다. 이 메모리 셀은 매입 반도체 영역 3과 반도체 영역 7로 되는 p형 웰영역에 구성된다.The memory cell of the DRAM is composed of a series circuit of the n channel MOSFET Qs for the switch (memory cell selection) and the capacitor Cp as shown in the right side in FIG. This memory cell is comprised in a p-type well region which is made up of embedded semiconductor region 3 and semiconductor region 7.

용량소자 Cp는 주로 n형의 반도체 영역 12, 유전체막(誘電體膜) 11과 플레이트 전극 13으로 구성되는 MIS형 용량소자로 되며, 반도체 영역 12와 p⁺형의 반도체 영역 10으로 구성되는 pn접합 용량소자가 부가된다. 캐패시터 Cp의 한쪽의 전극인 n형 반도체 영역 12의 불순물 농도는 10¹⁷∼10²¹/cm³정도로 된다. 유전체막 11은 예를 들면 기판의 열산화에 의해 형성된 산화 실리콘막, CVD에 의해 형성된 질화 실리콘막, 질화 실리콘의 열산화에 의해 형성된 산화 실리콘막의 3층막으로 된다. 캐패시터 Cp의 다른쪽의 적극인 플레이트 전극 13은 인(P)을 도입하여 낮은 저항으로 한 다결정 실리콘막으로 되며, 동일한 메모리 셀 어레이의 여러개의 메모리 셀에 공통의 평판상(平版狀)의 전극이다. p⁺형 반도체 영역 10의 불순물 농도는 10¹⁶∼10¹⁹/cm³정도로 된다. p⁺형 영역 10은 메모리 셀에 있어서의 소프트 에러를 경감하기 위해서 형성된다. 즉, p⁺형 영역 10은 캐패시터 Cp의 용량을 증가하기 위하여, 그리고 소수 캐리어에 대한 포텐셜 배리어를 형성하기 위해서 형성된다.The capacitor Cp is a MIS type capacitor composed mainly of an n-type semiconductor region 12, a dielectric film 11, and a plate electrode 13, and a pn junction composed of a semiconductor region 12 and a p ⁺ type semiconductor region 10. The capacitor is added. The impurity concentration of the n-type semiconductor region 12 that is one electrode of the capacitor Cp is about 10 ¹⁷ to 10 ²¹ / cm ³ . The dielectric film 11 is, for example, a three-layer film of a silicon oxide film formed by thermal oxidation of a substrate, a silicon nitride film formed by CVD, and a silicon oxide film formed by thermal oxidation of silicon nitride. The plate electrode 13, which is the other positive electrode of the capacitor Cp, introduces phosphorus (P) into a polycrystalline silicon film having low resistance, and is a flat plate electrode common to several memory cells of the same memory cell array. . The impurity concentration of the p ⁺ type semiconductor region 10 is about 10 ¹⁶ to 10 ¹⁹ / cm ³ . The p ⁺ type region 10 is formed to reduce the soft error in the memory cell. That is, p ⁺ type region 10 is formed to increase the capacitance of capacitor Cp and to form a potential barrier for minority carriers.

반도체 영역 12에는 MOSFET Qs를 통해서 데이터선 DL(알미늄 배선층 22)에서 전달된 ''0'' 또는 ''1''정보에 대응한 전위(예를 들면 고레벨의 5V=Vcc 또는 저레벨의 0V=Vss)가 인가된다. 플레이트 전극 13에는 예를 들면 상기 ''0''정보와 ''1''정보와의 중간의 전위(1/2Vcc=2.5V)가 인가된다.In the semiconductor region 12, a potential corresponding to '' 0 '' or '' 1 '' information transmitted from the data line DL (aluminum wiring layer 22) through the MOSFET Qs (for example, high level 5V = Vcc or low level 0V = Vss ) Is applied. For example, a potential (1/2 Vcc = 2.5 V) between the information '' 0 '' and '' 1 '' is applied to the plate electrode 13.

절연막 14는 플레이트 전극 13을 덮도록 구성되어 있으며, 이 플레이트 전극 13과 그 상부로 연장하는 워드선(WL) 16B와의 전기적인 분리를 하도록 구성되어 있다. 절연막 11A는 반도체 영역 10과 함께 용량소자 Cp 사이를 전기적으로 분리하도록 구성되어 있다.The insulating film 14 is configured to cover the plate electrode 13, and is configured to electrically separate the plate electrode 13 from the word line WL 16B extending thereon. The insulating film 11A is configured to electrically separate between the capacitor element Cp together with the semiconductor region 10.

MOSFET Qs는 상기 MOSFET Qn과 마찬가지로, 게이트 절연막 15, 게이트 전극 16, 1쌍의 반도체 영역 17, 소오스 영역과 드레인 영역 18로 구성되어 있다.MOSFET Qs is composed of a gate insulating film 15, a gate electrode 16, a pair of semiconductor regions 17, a source region and a drain region 18 similarly to the MOSFET Qn.

MOSFET Qs의 한쪽의 소오스 영역 또는 드레인 영역 18은 데이터선(DL) 22와 전기적으로 접속되어 있다.One source region or drain region 18 of the MOSFET Qs is electrically connected to the data line DL 22.

상기 바이폴라 트랜지스터 Tr의 근접한 위치에는 기생 바이폴라 트랜지스터의 동작으로 반도체 기판 1에 소수 캐리어를 주입하는 주입원으로 되는 n⁺형 반도체 영역(도시하지 않음)이 배치되어 있다. 이 반도체 영역은 예를 들면 배선층, n찬넬 MOSFET의 소오스 영역 또는 드레인 영역이다. 기생 바이폴라 트랜지스터는 매입층 4와 반도체 영역 8로 되는 콜렉터 영역을 베이스 영역, 베이스 영역 9를 에미터 영역, 반도체 기판 1을 콜렉터 영역으로서 구성된다.In an adjacent position of the bipolar transistor Tr, an n ⁺ type semiconductor region (not shown) serving as an injection source for injecting minority carriers into the semiconductor substrate 1 by the operation of the parasitic bipolar transistor is disposed. This semiconductor region is, for example, a wiring layer, a source region or a drain region of an n-channel MOSFET. The parasitic bipolar transistor is composed of a collector region serving as a buried layer 4 and a semiconductor region 8 as a base region, a base region 9 as an emitter region, and a semiconductor substrate 1 as a collector region.

한편, 메모리 셀하의 반도체 기판 1과 에피택셜층 2와의 사이에 반도체 기판 1(또는 반도체 영역 7)과 동일 도전형에서 이것보다도 높은 불순물 농도의 매입층 3을 마련한다. 이것에 의해, 기생 바이폴라 트랜지스터의 동작에서 그 근방에 배치된 n⁺형 반도체 영역에서 반도체 기판 1측에 주입되는 소수 캐리어 및 α선에 의해 MOSFET Qs 또는 용량 소자 Cp 아래의 반도체 기판 1내에 발생한 소수 캐리어에 대해서 포텐셜 배리어를 구성할 수 있다. 따라서, 상기 소수 캐리어가 메모리 셀로 침입하는 것을 방지할 수가 있다. 또한, 메모리 셀중의 n찬넬 MOSFET등의 n형 영역(소오스, 드레인 영역등)에 전계가 인가되면 공핍층(空乏層)이 p웰 영역 7에 퍼진다. 이 공핍층 영역이 퍼질수록 α선에 의해 발생한 전자를 수집한다. 본 발명과 같이 메모리 셀 아래에 p⁺형 영역 3이 존재하면 공핍층의 신장이 p⁺형 영역 3에서 중지된다. 전압을 인가해도 p⁺형 영역 3보다 넓어지지 않는다. 이것에 의해, 내 α선 강도를 향상할 수 있다. 즉, 액세스 시간의 고속화를 도모하는 것과 동시에 소프트 에러를 방지하고, 전기적 신뢰성의 향상을 꾀할 수가 있다.On the other hand, the buried layer 3 having a higher impurity concentration than that of the semiconductor substrate 1 (or the semiconductor region 7) is provided between the semiconductor substrate 1 and the epitaxial layer 2 under the memory cell. Thus, in the operation of the parasitic bipolar transistor, the minority carriers injected into the semiconductor substrate 1 side in the n ⁺ type semiconductor region disposed in the vicinity thereof and the minority carriers generated in the semiconductor substrate 1 under the MOSFET Qs or the capacitor Cp by? A potential barrier can be constructed with respect to. Thus, the minority carriers can be prevented from entering the memory cell. In addition, when an electric field is applied to an n-type region (a source, a drain region, etc.) such as an n channel MOSFET in a memory cell, a depletion layer spreads over the p well region 7. As the depletion layer region spreads, electrons generated by α rays are collected. When the p ⁺ type region 3 exists below the memory cell as in the present invention, the depletion of the depletion layer is stopped at the p ⁺ type region 3. The application of voltage does not widen the p ⁺ type region 3. As a result, the α-ray strength can be improved. In other words, it is possible to speed up the access time, prevent soft errors, and improve electrical reliability.

또한, 메모리 셀 아래에 마련되는 매입 반도체 영역 3은 MOSFET Qn의 p형 웰영역을 구성하는 매입 반도체 영역 3 및 분리영역 1을 구성하는 매입 반도체 영역 3과 동일 제조 공정에서 형성할 수 있다. 바꾸어 말하면, 메모리 셀 아래의 매입 반도체 영역 3을 형성하는 제조 공정을 저감할 수 있다.In addition, the buried semiconductor region 3 provided below the memory cell can be formed in the same manufacturing process as the buried semiconductor region 3 constituting the p-type well region of the MOSFET Qn and the buried semiconductor region 3 constituting the isolation region 1. In other words, the manufacturing process for forming the embedded semiconductor region 3 under the memory cell can be reduced.

이상과 같이하여, 주변회로(특히 센스 앰프)의 n찬넬 MOSFET Qn에 있어서 소프트 에러를 방지할 수 있다. 메모리 셀에서 데이타선 DL로 호출된 데이터가 데이터선 DL에 접속된 MOSFET Qn의 n형 반도체 영역으로 공급된 경우, 이 영역에서 데이터가 반전하는 것을 방지할 수 있다.As described above, soft errors can be prevented in the n channel MOSFET Qn of the peripheral circuit (particularly the sense amplifier). When data called from the memory cell to the data line DL is supplied to the n-type semiconductor region of the MOSFET Qn connected to the data line DL, the data can be prevented from inverting in this region.

또한, n⁺형 매입층 4의 존재가 주변회로의 p찬넬 MOSFET Qn의 정공에 의한 소프트 에러를 방지한다.In addition, the presence of the n ⁺ -type buried layer 4 prevents soft errors caused by holes in the p-channel MOSFET Qn of the peripheral circuit.

제1도의 DRAM의 메모리 셀 M, P 및 N찬넬 MOSFET Qp 및 Qn은 영역 2,3,4,5 및 7을 제외하고, 1986년 4월 24일 출원인 미국 특허 출원번호 855,418에 도시되는 DRAM과 실질적으로 동일하다. 이 명세서의 전체에 있어서, 참조로서 제시되는 미국 특허 출원번호 855,418의 주제가 이 명세서의 주체로서 인용된다.The memory cells M, P, and N channel MOSFETs Qp and Qn of the DRAM of FIG. 1 are substantially the same as the DRAM shown in US Patent Application No. 855,418, filed April 24, 1986, except for the areas 2, 3, 4, 5 and 7. Same as Throughout this specification, the subject matter of US Patent Application No. 855,418, which is hereby incorporated by reference, is cited as the subject of this specification.

본 발명의 제2실시예는 특히 기판에 부전위를 공급한 경우에 있어서, 주변회로의 동작속도의 고속화를 도모하는 DRAM의 실시예이다.The second embodiment of the present invention is an embodiment of the DRAM which aims to speed up the operation speed of the peripheral circuit, especially when the negative potential is supplied to the substrate.

제2실시예인 DRAM을 제2도에서 도시한다.A DRAM as a second embodiment is shown in FIG.

제2실시예(및 이하의 설명에서도 같음)의 설명에 있어서, 제1실시예와 다른점만이 설명된다.In the description of the second embodiment (and the same also in the following description), only differences from the first embodiment will be described.

제2실시예의 DRAM은, 제2도에 도시한 것과 같이 주변회로를 구성하는 n찬넬 MOSFET Qn 형성영역에 p⁺형 매입층 3을 마련하고 있지 않다. 반도체 기판 1을 부전위로 한 것에 의해, MOSFET Qn의 찬넬 형성영역에 형성된 공핍층이 반도체 기판 1의 깊이 방향에 의해 깊게 넓혀진다(매입 반도체 영역 3에 접하지 않는다). 이 때문에, 기판 전위의 변동에 의한 스렛쉬 홀드(threshold)전압의 변동을 작게할 수 있다. 즉, 기판효과 정수를 작게할 수 있다. 스렛쉬 홀드 전압의 변동이 작기 때문에 통상시의 스렛쉬 홀드 전압을 작게할 수 있다. 스렛쉬 홀드 전압의 변동이 클 경우, 부의 방향으로 변동하면 노말리온(normally-on)의 MOSFET로 되버려 오동작이 되버린다. 즉, 찬넬 형성영역의 공핍층내의 불순물 농도를 저감하고, MOSFET Qn의 스렛쉬 홀드 전압을 낮게 할 수가 있다. 이 MOSFET Qn의 스렛쉬홀드 전압이 저하에 의해, 스위칭 속도의 고속화를 도모할 수가 있고, 결과적으로 상기 제1실시예와 대략 동일한 효과를 얻는것과 동시에, 주변회로의 동작속도의 고속화를 도모할 수 있다.The DRAM of the second embodiment does not provide the p ⁺ type buried layer 3 in the n channel MOSFET Qn forming region constituting the peripheral circuit as shown in FIG. By making the semiconductor substrate 1 negative, the depletion layer formed in the channel forming region of the MOSFET Qn is widened in the depth direction of the semiconductor substrate 1 (but not in contact with the embedded semiconductor region 3). For this reason, the fluctuation of the threshold voltage due to the fluctuation of the substrate potential can be reduced. That is, the substrate effect constant can be made small. Since the variation in the threshold hold voltage is small, the threshold hold voltage in normal operation can be reduced. If the threshold hold voltage fluctuates largely, a negative fluctuation in the negative direction leads to a normally-on MOSFET and malfunctions. That is, the impurity concentration in the depletion layer of the channel formation region can be reduced, and the threshold hold voltage of MOSFET Qn can be made low. As the threshold voltage of the MOSFET Qn decreases, the switching speed can be increased, and as a result, the same effect as that of the first embodiment can be obtained, and the operating speed of the peripheral circuit can be increased. have.

본 발명의 제3실시예는 제3도에 도시한 것과 같이 제2실시예와는 반대로 주변회로의 N찬넬 MOSFET Qn 아래에 p₊형 매입층 3을 마련하고, 동시에 메모리 셀부 M 아래에 그것을 마련하지 않도록한 DRAM의 예이다.In the third embodiment of the present invention, as shown in FIG. 3, the p ₊ type buried layer 3 is provided under the N channel MOSFET Qn of the peripheral circuit as opposed to the second embodiment, and at the same time, it is provided under the memory cell portion M. This is an example of a DRAM that is not intended.

본 실시예는 소프트 에러의 원인인 소수 캐리어(전자)를 트랩하는 확률은 회로소자를 구성하는 n⁺형 반도체 영역의 면적에 비례하는 것에 착안한 예이다. 즉, 주변회로 특히 1개의 센스 앰프의 N찬넬 MOSFET Qn의 n⁺형 소오스, 드레인 영역의 면적은 1개의 메모리 셀내의 n⁺형 반도체 영역의 그것보다 매우 넓다. 따라서, 본 실시예에 의하면, 소프트 에러가 발생하기 쉬운 주변회로의 MOSFET Qn으로서 소수 캐리어의 침입을 p⁺형 매입층 3에 의해서 방지할 수 있기 때문에 주변회로에서의 소프트 에러를 방지할 수 있다.In this embodiment, the probability of trapping minority carriers (electrons), which are the cause of the soft error, is focused on being proportional to the area of the n ⁺ type semiconductor region constituting the circuit element. That is, the area of the n ⁺ type source and drain regions of the N channel MOSFET Qn of the peripheral circuit, in particular one sense amplifier, is much larger than that of the n ⁺ type semiconductor region in one memory cell. Therefore, according to the present embodiment, since the intrusion of minority carriers can be prevented by the p ⁺ type buried layer 3 as the MOSFET Qn of the peripheral circuits where soft errors are likely to occur, soft errors in the peripheral circuit can be prevented.

제2도 및 제3도에 도시한 DRAM에 있어서, p⁺형 영역 10의 형성을 생략할 수가 있다.In the DRAMs shown in FIGS. 2 and 3, the formation of the p ⁺ type region 10 can be omitted.

제4도는 본 발명에 의해서 얻어진 소프트 에러 레이트의 개선을 도시한 도이다.4 is a diagram showing the improvement of the soft error rate obtained by the present invention.

제4도에 있어서, 가로축과 세로축은 모두 대수(對數) 눈금으로 된다. 세로축은 DRAM의 동작 사이클 시간, 바꾸어말하면, 호출 또는 기억을 반복해서 행하는 경우의 로우어드레스 스트로브(row address strobe)신호

의 하강의 간격을 도시한다. 가로축은 데이터선 모오드의 소프트 에러의 발생하는 률을 도시한다. 소프트 에러레이트는 소정의 치를 1(기준치)로써 상대적인 치로 도시된다.In Fig. 4, both the horizontal axis and the vertical axis are logarithmic scales. The vertical axis represents the operation cycle time of the DRAM, in other words, a row address strobe signal when repeatedly calling or storing.

Shows the interval of descent. The horizontal axis shows the rate of occurrence of soft errors in the data line mode. The soft error rate is shown as a relative value with a predetermined value of 1 (reference value).

직선 A, B 및 C는 각각 제1도, 제2도 및 제3도의 DRAM의 소프트 에러 레이트를 도시한다. 직선 D는 제1도∼제3도에 있어서 p⁺형 매입반도체 영역 3이 형성되어 있지 않은 DRAM의 소프트 에러 레이트를 도시한다.Lines A, B, and C show the soft error rates of the DRAMs of FIGS. 1, 2, and 3, respectively. The straight line D shows the soft error rate of the DRAM in which the p ⁺ type embedded semiconductor region 3 is not formed in FIGS.

바이폴라 트랜지스터를 갖는 DRAM에 있어서, p⁺형 매입층 3을 형성하지 않는 경우(직선 D)에 비해, 본 발명에 따라서 메모리 셀부 M아래에 p⁺형 매입층 3을 마련한 경우(직선 B), 소프트 에러 레이트가 개선된다. 이것은 캐패시터 Cp의 n형 영역 12 및 MOSFET Qs의 n형 소오스 드레인 영역 17 및 18, 즉 데이터선 22에 집적 또는 간접적으로 결합(접속)되는 반도체 영역에 소수 캐리어가 침입하는 것을 방지할 수 있기 때문이다.In a DRAM having a bipolar transistor, in the case where the p ⁺ type buried layer 3 is provided under the memory cell portion M (straight line B) in accordance with the present invention, compared to the case where the p ⁺ type buried layer 3 is not formed (straight line D). Error rate is improved. This is because minority carriers can be prevented from entering the n-type region 12 of the capacitor Cp and the n-type source drain regions 17 and 18 of the MOSFET Qs, that is, the semiconductor region integrated or indirectly coupled (connected) to the data line 22. .

제3도의 DRAM의 소프트 에러 레이트(직선 C)가 직선 B 및 D의 DRAM 보다도 좋다. 선택된 1개의 메모리 셀내의 n⁺형 반도체 영역의 면적보다도 센스 앰프의 MOSFET의 n⁺형 반도체 영역의 면적이 넓다. 주변 회로중 주로 이 센스 앰프에 있어 소프트 에러가 방지되기 때문에, 소프트 에러 레이트가 개선된다.The soft error rate (straight line C) of the DRAM of FIG. 3 is better than that of the straight lines B and D. FIG. The area of the n ⁺ type semiconductor region in the selected one memory cell than is wide, the area of the n ⁺ type semiconductor region of the MOSFET of the sense amplifier. The soft error rate is improved because soft errors are prevented mainly in this sense amplifier among peripheral circuits.

제1도 DRAM의 소프트 에러 레이트(직선 A)가 가장 우수하다. 직선 B와 C에 도시된 소프트 에러 레이트의 개선의 합(sum)보다도 크게 소프트 에러 레이트가 개선된다.First, the soft error rate (straight line A) of the DRAM is the best. The soft error rate is improved to be greater than the sum of the improvement of the soft error rates shown in the straight lines B and C. FIG.

DRAM의 동작 사이클 시간이 길게 되는 것에 따라서, 데이타선 모오드의 소프트 에러는 감소한다. 이것은 메모리 셀의 캐패시터 Cp 이외이고, 소수 캐리어를 트랩하는 기회가 감소하기 때문이다.As the operation cycle time of the DRAM becomes longer, the soft error of the data line mode is reduced. This is because other than the capacitor Cp of the memory cell, the chance of trapping minority carriers is reduced.

따라서, DRAM을 고속화하기 위해서는, 데이터선 모오드의 소프트 에러를 감할 필요가 있다. 본 발명은 바이폴라 트랜지스터를 이용한 것과 더불어 이점에서도 DRAM의 고속화에 유효하다.Therefore, in order to speed up DRAM, it is necessary to reduce the soft error of the data line mode. In addition to the use of bipolar transistors, the present invention is effective for speeding up DRAMs.

제1 내지 제3의 실시예에 있어서, P 찬넬 MOSFET Qp를 형성하기 위한 n형 웰영역이 제5도에 도시한 것처럼 형성되어도 좋다.In the first to third embodiments, an n-type well region for forming P channel MOSFET Qp may be formed as shown in FIG.

제5도에 있어서, n형 웰영역으로의 전위(전원 전위 Vcc)는 n⁺형 영역 18보다 깊은 n⁺형 영역 8A를 통해서 공급된다. n⁺형 영역 8A는 바이폴라 트랜지스터의 콜렉터인 n⁺형 영역 8과 동일공정에서 형성된다. 따라서, n⁺형 영역 8A는 n형 웰영역의 n⁺형 매입층 4에 접하는 것처럼 형성된다. 이것에 의해서, n형 웰영역의 저항을 다시 작게 할 수 있고, 래치업현상의 발생을 방지할 수 있다.In FIG. 5, the potential to the n-type well region (power supply potential Vcc) is supplied through the n ⁺ -type region 8A deeper than the n ⁺ -type region 18. In FIG. The n ⁺ type region 8A is formed in the same process as the n ⁺ type region 8 which is the collector of the bipolar transistor. Therefore, the n ⁺ type region 8A is formed as if it is in contact with the n ⁺ type buried layer 4 of the n type well region. As a result, the resistance of the n-type well region can be made smaller again, and the occurrence of latch-up phenomenon can be prevented.

메모리 셀의 구성은 제6도∼제10도에 도시한 것과 같은 구성이어도 좋다. 제6도∼제10도에는 메모리 셀부 M 및 주변회로의 N 찬넬 MOSFET Qn만이 도시된다.The memory cell may have a structure as shown in FIGS. 6 to 10. 6 to 10 show only the N channel MOSFET Qn of the memory cell portion M and the peripheral circuits.

제6도의 메모리 셀은 제1도∼제3도와 같이 플레이너(planar)형이지만, 인접하는 메모리셀의 캐패시터 Cp간의 분리가 필드 절연막 6 및 p형 반도체 영역 5에 의해서 행하여진다. 제6도의 메모리 셀은, 1977 International Electron Devices meeting, Technical Digest, pp287∼290에 서술되었던 메모리셀에 본 발명을 적용한 예이다.The memory cell of FIG. 6 is planar type as shown in FIGS. 1 to 3, but separation between capacitors Cp of adjacent memory cells is performed by the field insulating film 6 and the p-type semiconductor region 5. The memory cell of FIG. 6 is an example in which the present invention is applied to a memory cell described in 1977 International Electron Devices Meeting, Technical Digest, pp 287-290.

MOSFET Qs는, 사이드 웰 절연막 23을 가지지 않고, 따라서 소오스 및 드레인 영역이 n⁺형 영역 18에서만 되는 싱글 드레인(single drain) 구조를 갖는다.MOSFET Qs does not have a side well insulating film 23, and thus has a single drain structure in which the source and drain regions are only in the n ⁺ type region 18.

MOSFET Qn도 같은 싱글 드레인 구조로 된다.MOSFET Qn also has the same single-drain structure.

제6도의 메모리 셀에 있어서, p⁺형 영역 10 또는 n⁺형 및 p⁺형 영역 12 및 10의 양쪽은 생략하여도 좋다. 또한, n⁺형 및 p⁺형 영역 12 및 10의 쌍방을 생략할때는, 플레이트 전극 13의 전위는 전원전위 Vcc로 된다.In the memory cell of FIG. 6, both the p ⁺ type region 10 or the n ⁺ type and p ⁺ type regions 12 and 10 may be omitted. When both of the n ⁺ and p ⁺ type regions 12 and 10 are omitted, the potential of the plate electrode 13 becomes the power supply potential Vcc.

제7도의 메모리 셀은 캐패시터 Cp가 기판 주면상에 스택된 구성을 갖는다. 캐패시터 Cp는 MOSFET트랜지스터의 n형 영역 17 및 18의 한쪽과 접속하여, 소자간 분리용의 절연막 6위로 끄집어낸 전극 24A와 전극 26과의 사이에 형성된다. 전극 24A와 26은 주로 다결정 실리콘 등에서 형성된다. 절연막 25는 캐패시터의 유전체막이고, 절연막 11과 같은 재료에서 형성된다. 또, 27은 층간 절연막이다.The memory cell of FIG. 7 has a configuration in which capacitor Cp is stacked on the main surface of the substrate. The capacitor Cp is connected between one of the n-type regions 17 and 18 of the MOSFET transistor, and is formed between the electrode 24A and the electrode 26 drawn out on the insulating film 6 for isolation between the elements. The electrodes 24A and 26 are mainly formed from polycrystalline silicon or the like. The insulating film 25 is a dielectric film of the capacitor and is formed of the same material as the insulating film 11. 27 is an interlayer insulating film.

또한, 제7도에서는 배선층 22와 n형 영역 17과 18의 접속은 전극 24A와 동시에 형성되는 전극 24B를 통해서 행하여지는 구성으로 되어 있다.In FIG. 7, the wiring layer 22 and the n-type regions 17 and 18 are connected via the electrode 24B formed at the same time as the electrode 24A.

제7도의 구성에 의하면, 캐패시터 Cp는 실리콘 기판과 분리되어 형성되기 때문에, 전자가 캐패시터부에 수집되어 오동작을 일으키는 일이 적어진다. 이와 같은 메모리 셀은 예를들면 IEEE Journal of Solid-State Circuits, Vol. SC-15, No. 4, Aug., 1980, PP 661-667 혹은 International Solid-State Circuits Conference(ISSCC), Digest of Technical Papers, Feb. 1985, pp.250-251 등에 서술되어 있다.According to the configuration of FIG. 7, the capacitor Cp is formed separately from the silicon substrate, so that electrons are collected in the capacitor portion, thereby reducing malfunction. Such memory cells are described, for example, in IEEE Journal of Solid-State Circuits, Vol. SC-15, No. 4, Aug., 1980, PP 661-667 or International Solid-State Circuits Conference (ISSCC), Digest of Technical Papers, Feb. 1985, pp. 250-251 and the like.

제7도의 메모리 셀에 있어서, 기판중에 발생한 전자가 캐패시터 Cp의 바로 아래의 n⁺형 영역 18에 수집되는 것이 방지된다. 따라서, 본 실시예에 의하면 캐패시터가 실리콘 기판과 분리되어 있는 효과와 본 발명의 효과가 상승적으로 기여하고, 소프트 에러에 대한 내성이 다시 향상한다.In the memory cell of FIG. 7, the electrons generated in the substrate are prevented from being collected in the n ⁺ type region 18 immediately below the capacitor Cp. Therefore, according to this embodiment, the effect that the capacitor is separated from the silicon substrate and the effect of the present invention synergistically contribute, and the resistance to soft error is improved again.

또한, MOSFET Qn의 소오스 및 드레인 영역 18과 전극 22(도시하고 있지 않다)와의 접속이 메모리 셀부와 같이 다결정실리콘막 24B을 통해서 행하여져도 좋다.The source and drain regions 18 of the MOSFET Qn and the connection between the electrodes 22 (not shown) may be made through the polysilicon film 24B as in the memory cell portion.

제7도의 실시예에 있어서, MOSFET Qn 및 Qs의 n형 영역 18(및 또는 17)의 하부에 p⁺형 반도체 영역 28을 마련하고, 이들 부분에도 전위장벽을 형성하고 있다. 영역 28은 영역 10과 같은 정도의 불순물 농도로 된다. 전위장벽이 영역 3과 28에 의해서 2중으로 형성되게 되고, 소프트 에러 개선의 효과가 대단히 크게된다.In the embodiment of FIG. 7, a p ⁺ type semiconductor region 28 is provided below the n type region 18 (and or 17) of the MOSFETs Qn and Qs, and a potential barrier is formed in these portions as well. The region 28 has the same impurity concentration as that of the region 10. The dislocation barriers are doubled by the regions 3 and 28, and the effect of soft error improvement is greatly increased.

본 실시예와 같이 n형 불순물층의 하부에 p⁺형 영역 28을 마련하는 방법은, 다른 어느 실시예에 있어서도 똑같이 적용할 수 있다. 또, 메모리셀의 MOSFET Qs의 아래, 혹은 주변회로의 MOSFET Qn의 아래의 어느쪽인가, 한쪽에 p⁺형 영역 28을 형성하는 것과 같이해도 좋다. 또한, p⁺형 영역 28의 형성을 생략해도 좋다. 또, 제7도에 있어서, 메모리 셀의 p⁺형 영역 3 또는 p⁺형 영역 3 및 28의 형성을 생략해도 좋다.As in the present embodiment, the method of providing the p ⁺ type region 28 below the n-type impurity layer can be similarly applied in any of the other embodiments. The p ⁺ type region 28 may be formed either under the MOSFET Qs of the memory cell or below the MOSFET Qn of the peripheral circuit. In addition, formation of the p ⁺ type region 28 may be omitted. In FIG. 7, formation of p ⁺ type regions 3 or p ⁺ type regions 3 and 28 of the memory cell may be omitted.

MOSFET Qs는 싱글 드레인 구조이어도 좋다. 이때 MOSFET Qn은 싱글 드레인 구조 또는 LDD 구조의 어느 쪽이어도 좋다.MOSFET Qs may have a single drain structure. At this time, the MOSFET Qn may be either a single drain structure or an LDD structure.

제8도는 제2도의 DRAM과 같이, 주변회로의 MOSFET Qn 아래, 특히 n⁺형 영역 18 아래에 p⁺형 매입층 3이 존재하지 않는 경우, 상술의 p⁺형 영역 28을 형성한 예이다. 즉, p⁺형 매입층 3에 의한 스렛쉬 홀드전압의 상승을 피하고 동시에 소프트 에러 레이트를 p⁺형 영역 28에 의해 개선한 예이다.FIG. 8 is an example in which the p ⁺ type region 28 described above is formed when the p ⁺ type buried layer 3 does not exist under the MOSFET Qn, particularly under the n ⁺ type region 18, as in the DRAM of FIG. 2. That is, this is an example in which the threshold hold voltage caused by the p ⁺ type buried layer 3 is avoided and the soft error rate is improved by the p ⁺ type region 28 at the same time.

본 실시예에 의하면, 매입층 3을 마련한 것에 의해 경우에 따라서 발생하는 문제, 예를들면 매입층 3의 불순물이 n형 영역 18(및 17), 혹은 MOSFET의 게이트의 근방에 도달하여, 접합 내압이 약간이라도 저하하거나, 혹은 MOSFET의 스렛쉬 홀드 전압이 약간이라도 상승하거나 하면, 회로성능이 현저하게 변화하는 경우는 그 부분만 매입층 3을 마련하지 않고, 이들의 문제를 해결할 수가 있다.According to the present embodiment, the provision of buried layer 3 causes a problem that arises in some cases, for example, impurities in buried layer 3 reach the n-type region 18 (and 17) or the vicinity of the gate of the MOSFET, and thus the junction breakdown voltage. If the voltage is slightly lowered or the threshold hold voltage of the MOSFET is slightly increased, the circuit layer may be remarkably changed, so that the problem can be solved without providing the embedding layer 3 only in that portion.

제9도는 매입층 3의 불순물 농도를 선택적으로 변화시킨 예이고, 메모리 셀 아래와 주변회로의 MOSFET Qn의 하부에 마련한 p형 매입층 3의 농도를 변화시키고 있다. 예를들면, MOSFET Qn 아래의 p⁺형 매입층 3A의 불순물 농도는 스렛쉬홀드 전압의 상승을 작게하기 위해, p⁺형 매입층 3의 그것보다 낮고 동시에 기판 1과 영역 7의 그것보다 높게 설정된다. 본 실시예에 의하면, 각 부분마다 불순물 농도를 설정할 수 있기 때문에, 제7도에 비해, 소프트 에러 특성과 그외의 전기적 특성과의 산포를 고려한 고성능의 메모리를 실현할 수 있다.9 shows an example in which the impurity concentration of the buried layer 3 is selectively changed, and the p-type buried layer 3 provided below the memory cell and under the MOSFET Qn in the peripheral circuit is changed. For example, MOSFET Qn p ⁺ type in order to reduce the impurity concentration of the buried layer. 3A's retswi increase in the threshold voltage, p ⁺ type buried layer is lower than 3 it at the same time higher than that of the substrate 1 and the region 7 set below do. According to this embodiment, since the impurity concentration can be set for each part, it is possible to realize a high performance memory in consideration of the dispersion between the soft error characteristic and other electrical characteristics as compared with FIG.

제10도는 캐패시터 Cp가 반도체 기판(기체)의 주면에서 깊이 방향으로 마련된 홈 29를 이용하여 형성된 예이다.10 shows an example in which the capacitor Cp is formed using the groove 29 provided in the depth direction on the main surface of the semiconductor substrate (gas).

캐패시터 Cp는 한쪽의 전극인 단결정 실리콘막 30, 유전체막 11 및 다른쪽의 전극인 반도체 기체로 된다. 전극 30은 전극 13과 달리 각 메모리 셀마다 독립해서 형성되고, 동시에 MOSFET Qs의 n⁺형 영역 18에 접속된다. 반도체 기체는 모두 메모리 셀에 공통의 전극으로 되고, 고정전위(예를들면, 회로의 접지전위 V_ss또는 부의 기판 바이어스 전위 V_BB)가 인가된다. 바이폴라 트랜지스터 Tr에 의해 기판 1내에서 발생한 전자는 p⁺형 매입층 3에 의해, 메모리 셀내로 침입하지 않는다. 즉, p⁺형 매입층 3과 이것보다 위의(얇은) 부분이 소프트에러의 적은 캐패시터 Cp로서 이용할 수 있다.The capacitor Cp is composed of the single crystal silicon film 30 which is one electrode, the dielectric film 11 and the semiconductor base which is the other electrode. Unlike the electrode 13, the electrode 30 is formed independently for each memory cell and is simultaneously connected to the n ⁺ type region 18 of the MOSFET Qs. The semiconductor substrates are all electrodes common to the memory cells, and a fixed potential (for example, a ground potential V _{ss of the} circuit or a negative substrate bias potential V _BB ) is applied. Electrons generated in the substrate 1 by the bipolar transistor Tr do not penetrate into the memory cell by the p ⁺ type buried layer 3. In other words, the p ⁺ type buried layer 3 and the portion (thinner) above it can be used as the capacitor Cp with less soft error.

제1도의 DRAM은, 1983년 11월 23일 출원인 미국특허 출원번호 554794와 1986년 4월24일 출원인 미국 특허출원번호 855418에 도시되는 반도체 집적회로 장치의 제조방법을 조합하는 것에 의해서 형성할 수 있다. 즉, 반도체 기판 1위에 영역 2,3,4,5 및 7과 절연막 6을 형성하는 공정은 출원번호 554794에 따른다. 바이폴라 트랜지스터 Tr의 형성공정도, 출원번호 554794에 도시된다. 한편, 메모리셀 M과 MOSFET Qn과 Qp의 형성공정은 출원번호 855418에 도시된다. 즉 전자에 따라서 반도체 기체를 형성한 후, 이 기체에 전자에 따른 바이폴라 트랜지스터 Tr과 후자에 따른 메모리 셀 M과 MOSFET Qn과 Qp가 형성된다.The DRAM of FIG. 1 can be formed by combining the manufacturing method of the semiconductor integrated circuit device shown in US Patent Application No. 554794 filed November 23, 1983 and US Patent Application No. 855418 filed April 24, 1986. . That is, the process of forming the regions 2, 3, 4, 5 and 7 and the insulating film 6 on the semiconductor substrate 1 is in accordance with the application number 554794. The formation process of the bipolar transistor Tr is also shown by the application number 554794. On the other hand, the process of forming the memory cells M, MOSFETs Qn and Qp is shown in the application number 855418. That is, after the semiconductor base is formed in accordance with the former, the bipolar transistor Tr according to the former and the memory cell M according to the latter are formed, and the MOSFETs Qn and Qp are formed.

제2도 및 제3도의 DRAM은 p⁺형 영역 3을 위한 불순물 기판 1로 도입할때에, 포토 레지스트(photoresist) 등의 마스크에 의해서 선택적으로 영역 Qn 또는 영역 M을 덮는것에 의해서 형성할 수 있다.The DRAMs of FIGS. 2 and 3 can be formed by selectively covering the region Qn or region M with a mask such as a photoresist when introducing into the impurity substrate 1 for the p ⁺ type region 3. .

본 발명에 의하면, 바이폴라 트랜지스터를 갖는 DRAM을 형성하는 것이 가능하게 된다. 즉, DRAM에 바이폴라 트랜지스터를 혼재시키는 것에 의해서 동작속도의 고속화를 도모하는 것과 동시에 바이폴라 트랜지스터에 의해서 발생한 소수 캐리어에 대해서 포텐셜 배리어를 구성하는 것에 의해서 상기 소수 캐리어에 기인하는 소프트 에러를 방지하고, 전기적 신뢰성의 향상을 도모할 수가 있다.According to the present invention, it becomes possible to form a DRAM having a bipolar transistor. In other words, by mixing bipolar transistors in DRAM, the operation speed can be increased, and a potential barrier is formed for the minority carriers generated by the bipolar transistors, thereby preventing soft errors due to the minority carriers, thereby providing electrical reliability. Can be improved.

이상, 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라서 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에 있어서, 여러가지 변형이 가능한 것은 물론이다.As mentioned above, although the invention made by this inventor was demonstrated concretely according to the said Example, this invention is not limited to the said Example, Of course, various deformation | transformation is possible in the range which does not deviate from the summary.

바이폴라 트랜지스터는 여러가지 구조를 채용할 수가 있다.The bipolar transistor can adopt various structures.

예를들면, 제11도 및 제12도에 도시된것처럼 n형 웰영역 31에서 되는 콜렉터와 p형 베이스 영역 32와 n⁺형 에미터 영역 18A을 갖는 바이폴라 트랜지스터가 형성되어도 좋다. n⁺형 및 p⁺형 반도체 영역 18B 및 19A는, 알루미늄으로 되는 전극(도시하지 않은)을 접속하기 위한 영역이고, 각각 N 찬넬 및 P 찬넬 MOSFET의 소오스 및 드레인 영역과 동일공정에서 형성된다. 콜렉터의 고농도층 18B를 2개소 마련한 것은 콜렉터 31의 저항을 감소시켜, 콜렉터에 전류가 흘렀을때에 콜렉터의 전위가 저하하여 바이폴라 트랜지스터가 포화하는 것을 방지하기 위함이다. 필요에 따라서 어느쪽인가 한쪽만해도 좋고, 베이스 32를 둘러싸는 구조로써 다시 저항을 떨어뜨려도 좋은 것은 물론이다. 또한, 영역 31과 기판 1과의 사이에 영역 31보다 불순물 농도가 짙은 n형 층을 마련해서 낮은 저항화를 도모할 수도 있다.For example, as shown in FIGS. 11 and 12, a bipolar transistor having a collector in the n-type well region 31 and a p-type base region 32 and an n ⁺ -type emitter region 18A may be formed. The n ⁺ and p ⁺ type semiconductor regions 18B and 19A are regions for connecting electrodes made of aluminum (not shown), and are formed in the same process as the source and drain regions of the N channel and P channel MOSFETs, respectively. The two high concentration layers 18B of the collector are provided in order to reduce the resistance of the collector 31 and to prevent the bipolar transistor from saturating when the collector potential decreases when a current flows through the collector. Of course, either one may be sufficient as needed and the structure surrounding the base 32 may also reduce resistance again. Further, an n-type layer having a higher impurity concentration than the region 31 can be provided between the region 31 and the substrate 1 to achieve low resistance.

바이폴라 트랜지스터의 구조를 간단하게 하는 것에 의해, p형 및 n형 매입층의 형성이나 에피택셜층의 형성등의 공정이 불필요하게 된다. 즉, 제조공정이 적게되고, 간단하게 된다. 이 바이폴라 트랜지스터의 성능은 제1도의 바이폴라 트랜지스터의 그것보다 다소 뒤떨어진다.By simplifying the structure of the bipolar transistor, processes such as formation of p-type and n-type buried layers, formation of an epitaxial layer, and the like are unnecessary. In other words, the manufacturing process is reduced and simplified. The performance of this bipolar transistor is somewhat inferior to that of the bipolar transistor of FIG.

제11도의 메모리셀은 제6도에 도시한 메모리 셀과 동일하다.The memory cell of FIG. 11 is the same as the memory cell shown in FIG.

후술하지만, 메모리셀에 있어 소프트 에러 방지를 위한 p⁺형 영역 32는 특히 제한되지 않지만, 바이폴라 트랜지스터의 베이스 영역 32와 동일공정에서 형성된다. 그 불순물 농도는 10¹⁶∼10¹⁹/cm³정도로 된다.As described later, the p ⁺ type region 32 for preventing soft errors in the memory cell is not particularly limited, but is formed in the same process as the base region 32 of the bipolar transistor. The impurity concentration is about 10 ¹⁶ to 10 ¹⁹ / cm ³ .

제11도 및 이하의 도면에서는 기판상의 절연막 혹은 배선등은 도시하고 있지않다.11 and the following drawings, the insulating film or the wiring on the substrate is not shown.

p⁺형 매입층 3을 제11도에 있어서 형성하는 것도 가능하다. 제12도의 메모리 셀 및 주변회로의 n 찬넬 MOSFET 는 제9도의 그들과 실질적으로 동일하다.It is also possible to form the p ⁺ type buried layer 3 in FIG. The n channel MOSFETs of the memory cell and peripheral circuit of FIG. 12 are substantially the same as those of FIG.

제12도의 DRAM에 있어서, 메모리셀 아래의 p⁺형 영역 28만을 생략하는 것도 가능하다. 이 실시예에 의하면, 바이폴라 트랜지스터를 갖는 DRAM을 CMOS의 제조공정수에 가까운 공정에서 제조하는 것이 가능하다. 제11도의 구조를 예로들어 제13a도 내지 제13d도를 사용하여 제조방법의 일례를 간단하게 설명한다.In the DRAM of FIG. 12, it is also possible to omit only the p ⁺ type region 28 under the memory cell. According to this embodiment, it is possible to manufacture a DRAM having a bipolar transistor in a step close to the number of manufacturing steps of the CMOS. An example of the manufacturing method will be briefly described using the structures of FIG. 11 as an example using FIGS. 13A to 13D.

제13a도에 도시한것처럼 p형의 불순물, 예를들면 붕소를 불순물로서 갖는 실리콘 기판 1A를 준비한다. 불순물의 농도는 일반적으로 10¹³∼10¹⁷/cm³정도의 범위내로 설정된다. 계속해서 실리콘 기판 1A의 주표면에 이온 주입 기술 혹은 통상의 확산기술에 의해 n형 영역(n 웰) 31을 형성한다. 다음에 공지의 LOCOS(Local Oxidation of Silicon)의 기술에 의해, SiO₂로 되는 절연막 6을 형성한다.As shown in FIG. 13A, a silicon substrate 1A having p-type impurities, for example, boron, as an impurity is prepared. The concentration of the impurity is generally set within the range of about 10 ¹³ to 10 ¹⁷ / cm ³ . Subsequently, an n-type region (n well) 31 is formed on the main surface of the silicon substrate 1A by an ion implantation technique or a conventional diffusion technique. By the technique of following LOCOS (Local Oxidation of Silicon) on a known, an insulating film 6 is to SiO _2.

제13b도에 도시한것처럼 배리어로 되는 p형과 바이폴라 트랜지스터의 베이스로 되는 p형 층 32를 통상의 확산기술 혹은 이온 주입 기술에 의해 동시에 형성한다. 다음에 캐패시터의 한쪽의 전극이 되는 n형 도전층을 형성한다.As shown in FIG. 13B, a p-type as a barrier and a p-type layer 32 as a base of a bipolar transistor are simultaneously formed by a conventional diffusion technique or an ion implantation technique. Next, an n-type conductive layer serving as one electrode of the capacitor is formed.

제13c도에 도시한것처럼 캐패시터 Cp의 절연막 11을 실리콘 기판 1A의 표면의 산화에 의해 형성하고, 그 상부에 전극 13을 형성한다. 전극 13의 재료로서는 예를들면 다결정실리콘을 이용한다. 다음에 MOSFET Qs의 게이트 절연막 15를 실리콘 기판 1의 표면 산화에 의해 형성하고, 그 상부에 게이트 전극 16을 형성한다. 여기에서 절연막 15와 전극 16은 실리콘 기판 1A의 위로 전면에 겹쳐서 피착한 후에 공지의 포토 에칭 기술에 의해 동시에 형성하면 좋다.As shown in FIG. 13C, the insulating film 11 of the capacitor Cp is formed by oxidation of the surface of the silicon substrate 1A, and the electrode 13 is formed thereon. As a material of the electrode 13, for example, polycrystalline silicon is used. Next, the gate insulating film 15 of the MOSFET Qs is formed by surface oxidation of the silicon substrate 1, and the gate electrode 16 is formed thereon. In this case, the insulating film 15 and the electrode 16 may be formed on the silicon substrate 1A by overlapping the entire surface, and then simultaneously formed by a known photo etching technique.

제13d도에 도시한 것처럼, 다음에 n 찬넬 MOSFET의 소오스 및 드레인이 되는 n⁺형 영역 18과 바이폴라 트랜지스터의 에미터 18A 및 콜렉터부의 n⁺형 영역 18B를 이온 주입기술에 의해 동시에 형성한다.As shown in FIG. 13D, the n ⁺ type region 18 serving as the source and drain of the n channel MOSFET, the emitter 18A of the bipolar transistor, and the n ⁺ type region 18B of the collector portion are simultaneously formed by ion implantation techniques.

이후, P 찬넬 MOSFET의 소오스 및 드레인이 되는 p⁺형 영역 19와 바이폴라 트랜지스터의 베이스내의 p⁺형 영역 19A을 이온 주입기술에 의해 동시에 형성하면, 제11도에 도시한 구조가 얻어진다. 또한, 여기에서는 MOSFET의 게이트 전극상의 절연막, 데이터선등의 배선등에 대해서는 생략했지만 이들은 공지의 공정에서 용이하게 형성할 수 있다.Subsequently, when the p ⁺ type region 19 serving as the source and drain of the P channel MOSFET and the p ⁺ type region 19A in the base of the bipolar transistor are simultaneously formed by ion implantation techniques, the structure shown in FIG. 11 is obtained. In addition, although the wirings, such as an insulating film on a gate electrode of MOSFET, data lines, etc. are abbreviate | omitted here, these can be formed easily by a well-known process.

상기의 제조방법에 의하면, 배리어가 되는 p형 도전층과 바이폴라 트랜지스터의 베이스가 되는 p형 영역 32를 동일한 공정에서 형성할 수 있을뿐만 아니라, P 찬넬 MOSFET용의 n웰 31과 바이폴라 트랜지스터의 콜렉터 31도 동일한 공정에서 형성할 수 있다. 그리고, N찬넬 MOSFET의 소오스, 드레인이 되는 n⁺형 영역 18과 바이폴라 트랜지스터의 에미터 18A 및 콜렉터부의 n⁺형 영역의 18B을 동일한 공정에서 형성할 수 있고, 또 P 찬넬 MOSFET의 소오스 및 드레인이 되는 P형 도전층 19와 바이폴라 트랜지스터의 베이스 내의 p형 영역 19A도 동일한 공정에서 형성할 수 있다.According to the above manufacturing method, not only the p-type conductive layer serving as a barrier and the p-type region 32 serving as the base of the bipolar transistor can be formed in the same process, but also the n well 31 for the P-channel MOSFET and the collector 31 of the bipolar transistor. Can also be formed in the same process. Then, the n ⁺ type region 18 serving as the source and drain of the N channel MOSFET and the emitter 18A of the bipolar transistor and the 18B of the n ⁺ type region of the collector portion can be formed in the same process. The p-type conductive layer 19 and the p-type region 19A in the base of the bipolar transistor can also be formed in the same process.

바이폴라 트랜지스터는 상술한것 이외에 여러가지의 구성을 채용할 수가 있다.The bipolar transistor can adopt various configurations in addition to the above.

회로소자는 p⁺형의 매입 반도체 영역 3 및 p형의 반도체 영역 5를 마련하지 않고, p^-형 반도체 기판 1과 필드 절연막 6으로 분리해도 좋다.The circuit element may be separated into the p ⁻ type semiconductor substrate 1 and the field insulating film 6 without providing the p ⁺ type embedded semiconductor region 3 and the p type semiconductor region 5.

주변회로는 CMOS에서 구성하지 않고, n찬넬 MOSFET와 바이폴라 트랜지스터에서 구성해도 좋다.The peripheral circuit may not be configured in CMOS, but may be composed of n channel MOSFETs and bipolar transistors.

전위장벽이 되는 p형 매입층 3은 MOSFET의 소오스 드레인 전극등과 분리해서 형성한 예를 도시했지만, 경우에 따라서는 극히 근방 혹은 접해서 형성해도 좋다.The p-type buried layer 3 serving as the potential barrier is formed separately from the source and drain electrodes of the MOSFET. However, in some cases, the p-type buried layer 3 may be formed in the vicinity or in contact with each other.

본 발명은 1트랜지스터, 1캐패시터형의 메로리셀 뿐만 아니라, 예를들면 Electronice 1970년 2월 16일 pp. 109∼115 등에 서술되어 있는 3트랜지스터형 메모리셀이나, 혹은 1970년 Fall Joint Computer Conferece 논문집 pp.54∼62에 서술되어 있는 4트랜지스터형 메모리셀을 사용한 메모리에도 적용할 수있다.The present invention is not only a one transistor, one capacitor type mericelle, but for example Electronice Feb. 16, 1970 pp. The present invention can also be applied to a three-transistor memory cell described in 109 to 115, or a memory using a four-transistor memory cell described in the 1970 Fall Joint Computer Conferece Papers pp.54 to 62.

Claims

A semiconductor substrate 1 of a first conductivity type, an epitaxial layer provided on the semiconductor substrate 1, and an epitaxial layer, wherein the epitaxial layer is formed on the first region side M and the second region side ( A memory cell array having a first semiconductor region 5 partitioned into Tr, Qp, Qn), a plurality of MOS memory cells provided on the main surface of the epitaxial layer on the first region side M and capable of storing information therein; A bipolar transistor provided on the main surface of the epitaxial layer on the second region side (Tr, Qp, Qn) and a lower portion of the memory cell array, and provided at a junction between the epitaxial layer and the semiconductor substrate 1. A first buried semiconductor region 3 of a first conductivity type, wherein the first buried semiconductor region 3 has a higher impurity concentration than the semiconductor substrate 1, and the first semiconductor region 5 Is connected to the first buried semiconductor region 3, and the first semiconductor region 5 is to an upper surface of the epitaxial layer. And extending, and the first semiconductor region (5) is a semiconductor memory device of the first conductivity type and high impurity concentration than said semiconductor substrate (1).

2. The semiconductor memory device according to claim 1, wherein said first semiconductor region (5) and said first buried semiconductor region (3) are intrusion prevention barriers for said memory cell array.

The semiconductor memory device according to claim 1, wherein said first semiconductor region (5) is provided to surround said memory cell array.

The semiconductor memory device according to claim 1, wherein the memory cell includes a switching MOSFET (Qs), and the first buried semiconductor region (3) is an expansion control barrier for a depletion layer generated in the switching MOSFET (Qs). .

5. The semiconductor memory device according to claim 4, wherein said depletion layer is formed up to said first buried semiconductor region (3).

2. The semiconductor memory device according to claim 1, wherein the semiconductor memory device further has a second buried semiconductor region 4 of a second conductivity type disposed under the bipolar transistor, and the bipolar transistor has a second conductive layer formed in the epitaxial layer. A semiconductor memory device provided in the well region 2 of the mold.

7. The semiconductor memory device according to claim 6, wherein the collector region of said bipolar transistor has said second conductive type well region (2) and said second buried semiconductor region (4).

8. The semiconductor memory device according to claim 7, wherein the bipolar transistor has a first conductive base region 9 provided in the well region 2 and an emitter region 16A of a second conductive type provided in the base region. .

The semiconductor memory device according to claim 1, wherein the bipolar transistor constitutes a part of a peripheral circuit of the semiconductor memory device.

10. The semiconductor memory device according to claim 9, wherein the peripheral circuit further comprises an n channel MOSFET and a p channel MOSFET.

The semiconductor memory device according to claim 10, wherein the n channel MOSFET and the p channel MOSFET constitute a CMOS.

2. The semiconductor memory device according to claim 1, wherein the memory cell array is provided on a main surface of a first conductive type well region (7) provided in the epitaxial layer on the side of the first region.

The semiconductor memory device according to claim 1, wherein said memory cell comprises a switching MOSFET (Qs) and a capacitor (Cp) connected to said switching MOSFET (Qs).

The semiconductor memory device according to claim 13, wherein the memory cell is a memory cell of a DRAM.

The semiconductor memory device according to claim 1, wherein the first conductivity type is p-type and the second conductivity type is n-type.

The semiconductor memory device according to claim 1, wherein said semiconductor memory device further has a field insulating film (6) provided on a main surface of said epitaxial layer, and said first semiconductor region (5) is in contact with said field insulating film (6).

11. The n-channel MOSFET of claim 10, wherein the n-channel MOSFET is provided on the main surface of the p-type well region 7 provided in the epitaxial layer on the second region side, and the p-channel MOSFET is on the epitaxial side on the second region side. A semiconductor memory device provided on a main surface of an n-type well region (2) provided in a shir layer.

The p-type buried semiconductor region 3 having a higher impurity concentration than the semiconductor substrate 1 is provided below the p-type well region 7, and the n-type well region 2 is formed. And an n-type buried semiconductor region 4 having a higher impurity concentration than the semiconductor substrate 1 is provided below.