KR950007576B1 - 초고집적 바이씨모스 반도체장치 및 그 제조방법 - Google Patents
초고집적 바이씨모스 반도체장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR950007576B1 KR950007576B1 KR1019920007452A KR920007452A KR950007576B1 KR 950007576 B1 KR950007576 B1 KR 950007576B1 KR 1019920007452 A KR1019920007452 A KR 1019920007452A KR 920007452 A KR920007452 A KR 920007452A KR 950007576 B1 KR950007576 B1 KR 950007576B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- film
- single crystal
- crystal silicon
- layer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000000034 method Methods 0.000 claims abstract description 44
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 38
- 125000006850 spacer group Chemical group 0.000 claims abstract description 20
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 13
- 238000010438 heat treatment Methods 0.000 claims abstract description 9
- 230000003647 oxidation Effects 0.000 claims abstract description 5
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 5
- 150000002500 ions Chemical class 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 8
- 239000007853 buffer solution Substances 0.000 claims description 6
- 238000000206 photolithography Methods 0.000 claims description 5
- 230000000903 blocking effect Effects 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 3
- 238000002513 implantation Methods 0.000 abstract 1
- 238000007493 shaping process Methods 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- 229920005591 polysilicon Polymers 0.000 description 14
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 206010010144 Completed suicide Diseases 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000010924 continuous production Methods 0.000 description 1
- 229940079593 drug Drugs 0.000 description 1
- 239000003814 drug Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229920000831 ionic polymer Polymers 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
내용 없음.
Description
제1도는 이 발명에 다른 바이씨모스(Bi-CMOS) 반도체장치의 일 실시예를 나타내는 수직단면도이고,
제2도는 (a)-(h)는 제1도에 따른 바이씨모스(Bi-CMOS) 반도체장치의 일실시예를 나타내는 제조 공정도이고,
제3도 (a)-(h)는 종래의 반도체장치의 일 실시예를 나타내는 제조공정도이다.
본 발명은 바이씨모스(Bi-CMOS) 반도체장치의 제조방법에 관한 것으로, 보다 상세하게는 바이씨모스 초고집적회로에 적용되는 선택적 폴리실리콘, 에미터 자기정합 바이폴라 트랜지스터의 반도체장치제조방법에 있어서, 고품질 선택적 에피택셜 성장기술을 이용하여 에미터저항(RE)값을 크게 감소시켜 고성능/고품질 특성을 얻을 수 있는 초고집적 바이씨모스 반도체장치 및 그 제조방법에 관한 것이다.
선택적으로 침적되 폴리실리콘 에미터 및 비 우묵한(non-recessed) 외부 베이스 영역 특징으로 갖는 새로운 자기정합 바이폴라 구조에 대한 바이씨모스 공정이 종래 기술에 공지되어 있다. 이러한 종래 기술의 예는 1991년도 기술잡지인 VLSI 테크놀리지 다이제스트의 실포지움에서 발표된 55, 56페이지, BICOMS VLSI용 선택적 폴리실리콘 에미터 자기정합 바이폴라구조(Selective-polysilicon Emitter, Self-Aligned Bipolar Structure for BICOMS VLSI Application)에서 쉽게 찾아볼 수 있다.
상기 종래기술의 공정은 고품위 선택적 폴리 실리콘막이나 월등한 써 브미크론 바이폴라 소자특성 및 향상된 핫 캐리어(Hot-carrer)면역성들이 있다는 것이 판명되었지만 초고집적 반도체소자에서는 자기정합 에미터영역의 에미터 저항을 줄일 수 없다는게 판명되어 초고집적화에 한계성이 있었다.
따라서, 이러한 바이폴라 트랜지스터의 프로세서 모듈은 빠르게 깊은 써브미크론 고집적용 씨모스 트랜지스터에 기초한 바이씨모스 트랜지스터의 경향으로 초고집적화 되어 가고 있는 추세에 있다.
상기한 종래예의 기술내용을 좀더 상세히 언급하면 일반적으로 씨모스공정에 기초한 바이씨모스 공정개발에 있어서 더블폴리나 단일폴리중 둘중 하나에 대한 접근이 자기정합, 폴리에미터 바이폴라 소자를 제조하는데 적용되고 있다.
상기 더블폴리의 자기정합 바이폴라 기술에 대한 고도의 실행은 석판술한계 이하에서 최종 에미터 폭을 가짐으로써 달성될 수 있다.
그러나, 진성 베이스영역내의 폴리실리콘 표면은 P+폴리실리콘 베이스 접촉층의 식각공정동안 쉽게 손상을 받는다. 한편, 단일폴리자기정합구조는 씨모스공정에 적합하기 때문에 에미터 측벽스페이서(sidewall spacer)가 베이스 링크주입(base link implant) 및 에미터와 외부 베이스를 동시에 실리사이드 하기위한 셀프 얼라인 실리사이드(self-aligned silicide≒salicide) 공정에 사용된다. 게다가 외부 베이스 영역내의 실리콘기판이 식각되고 폴리실리콘에미터를 패턴화 하는동안 우묵하게(link-up base
)형성된다.
따라서, 바이씨모스 경향에 의거한 씨모스에 있어서 그 바이폴라제조모듈의 제조공정 순서가 제3도 (a)-(h)에 각각 도시되어 있다.
제3도(a)를 참조하면, 순차적으로 N+매입층(11)상에 두꺼운 에피택셜층(12)을 형성하고, 상기 두꺼운 에피택셜층(12)상에 베이스층(1a)을 형성하며, 그리고 상기 베이스층(13a)상부에 두꺼운 산화막(14)을 형성한다. 이때, 상기 적층구조로 형성된 층들의 상기 산화막(14)의 소정영역에 에미터 윈도우(15)를 개방시킨다.
제3도(b)를 참조하면, 상기 에미터 윈도우(15) 부분에 선택적 폴리실리콘을 침적한 후, 결과물 전면에 아세닉(As+)이온을 주입하여 N+형의 선택적 폴리실리콘막(16 )을 형성한다.
제3도(c)를 참조하면, 상기 에미터 윈도우(15)형성시 차단막 역할을 하는 산화막(14)을 통상의 완충용액 HF으로 식각한 후 열산화막(17)을 베이스층(13a)과 선택적 폴리실리콘막(16)의 표면에 형성한다.
제3도(d)를 참조하면, 전술한 구조의 전표면에 계속하여 이플루오르화보론(B F2 +)이나 보론(B+)이온을 P채널 LDD공정과 병행하여 바이폴라 베이스 링크(Base-Link)를 포함하는 우묵한 P+형의 비활성 베이스층(18)을 형성함과 동시에 활성 베이스 영역(13)을 한정한다.
또한 제3도 (e) 및 (f)를 참조하면 전술한 구조의 상부표면에 통상의 CVD 공정에 의해 산화막(19)을 형성시킨 후 이를 이방성 식각하여 상기 선택적 폴리실리콘막(1 6) 측벽에 산화막 스페이서(20)를 형성한다.
이어서 제3도(g) 및 (h)를 참조하면 상기 선택적 폴리실리콘막(16)과 산화막 스페이서(20)를 마스크로 하여 삼플루오르화 보론(BF3 +)이나 보론(B+)을 이온주입함으로써, 상기 산화막 스페이서(20)하부에 바이폴라 베이스 링크(18)를 한정함과 동시에 상기 제2산화막(17)하부에 비활성 베이서 영역(21)을 형성하고 이어서 어닐링공정에 의해 선택적 폴리실리콘막(16)의 하부에 N+형의 에미터영역(22)을 형성한다.
상기와 같은 공정순서에 의해 제조되는 종래의 자기 정합형 바이씨모스 반도체장치는 바이폴라트랜지스터의 에미터 영역과 그 상부에 선택적으로 형성된 폴리실리콘막 사이의 계면에서 이물질 예를들면, 산화막등의 절연물이 형성되므로 바이폴라 트랜지스터의 재현성이 불안정하여 신뢰성이 떨어진다.
또한 상기와 같은 폴리실리콘막과 단결정 실리콘막사이에 원하지 않는 막이 제조공정에 따라서 생기게 됨으로 바이폴라 트랜지스터 특성에서 중요한 에미터저항(RE)이 증가되고 전류이득이 저하되며 주파수 특성이 떨어지는 등의 다수의 불안정화 요인들을 내재하고 있는 실정이다.
따라서 이 발명은 상기와 같은 문제점을 해결하기 위한 것으로써 이발명의 목적은 반도체 기판의 소정영역에 에미터영역을 형성함에 있어서, 선택적으로 폴리실리콘막 대신에 그 하부의 베이스층을 형성하는 단결정 실리콘막과 동일한 단결정 실리콘막을 선택적으로 형성시킴으로써 고성능바이폴라 트랜지스터에서 중요한 특성중의 하나인 에미터(RE)저항의 크기를 대폭 감소시킴으로써 고전류이득, 고속 주파수 특성을 얻을 수 있고 제조 공정상에 있어서도 그 재현성을 대폭 향상시킬 수 있는 초고집적 바이씨모스 반도체장치 및 그 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위하여 이 발명의 특징은, 매입층을 형성시킨 실리콘기판상에 에피택셜층, 베이스층, 및 에미터영역을 포함하는 바이씨모스 반도체장치에 있어서, 상기 베이스층 상부에 제1산화막을 형성시킨 후 사진식각공정에 의해 에미터영역이 형성될 상기 활성베이스층의 소정부위를 개방시킨 에미터윈도우와 ; 상기 에미터 윈도우에 선택적으로 성장시킨 단결정 실리콘막과 ; 상기 에미터윈도우 형성시 하부층을 보호하기 위하여 차단막역할을 한 제1산화막을 완충용액으로 식각한 후 결과물 전면에 열처리 산화공정으로 형성시킨 제2산화막과 ; 상기 단결정 실리콘막을 마스크로 하여 불순물을 이온주입하여 형성시킨 바이폴라 베이스 링크를 포함하는 비활성베이스영역과 ; 상기 제2산화막의 상부에 CVD방법으로 형성된 두꺼운 제3산화막과 ; 상기 두꺼운 제3산화막을 이방성 식각하여 상기 단결정 실리콘막 측벽의 제2산화막 표면에 형성된 산화막 스페이서와 ; 상기 단결정 실리콘막과 상기 산화막 스페이서를 마스크로 하여 재차 불순물을 이온주입하여 상기 산화막 스페이서 하부에 한정된 바이폴라 베이스링크 및 상기 제2산화막 하부에 형성된 비활성 베이스영역과 ; 그리고 열처리공정을 통하여 상기 단결정 실리콘막 하부에 형성된 에미터영역을 더 포함하여 구성되는 초고집적 바이씨모스 반도체장치에 있다.
이 발명의 다른 특징은 매입층을 형성시킨 실리콘기판상에 에피택셜층, 베이스층, 및, 에미터영역을 구비하는 바이씨모스 반도체장치의 제조방법에 있어서, 상기 베이스층 상부에 제1산화막을 형성시킨 후 사진식각공정에 의해 에미터영역이 형성될 상기 베이스층의 소정부위가 노출되도록 에미터윈도우를 개방시키는 제1공정과 ; 상기 에미터윈도우에 선택적으로 단결정 실리콘막을 형성시키는 제2공정과 ; 상기 제1공정에서 에미터윈도우 형성시 하부층을 보호하기 위하여 차단막 역할을 한 제1산화막을 완충용액으로 식각한 후 결과물 전면에 열처리 산화공정으로 제2산화막을 형성시키는 제3공정과 ; 상기 단결정 실리콘막을 마스크로 하여 불순물을 이온주입하여 바이폴라 베이스 링크를 포함하는 비활성 베이스영역을 형성시키는 제4공정과 ; 상기 제2산화막의 표면에 CVD방법으로 두꺼운 제3산화막을 형성시키는 제5공정과 ; 상기 두꺼운 제3산화막을 이방성 식각하여 상기 단결정 실리콘막 측벽의 제2산화막 표면에 산화막 스페이서를 형성시키는 제6공정과 ; 상기 단결정실리콘막과 상기 산화막 스페이서를 마스크로 하여 재차 불순물을 이온주입하여 상기 산화막 스페이서 하부에 바이폴라 베이스링크를 한정함과 동시에 상기 제2산화막 하부에 비활성 베이스영역을 형성시키는 제7공정과 ; 그리고 열처리공정을 통하여 상기 단결정 실리콘막 하부에 에미터영역을 형성하는 제8공정과로 이루어지는 초고집적 바이씨모스 반도체장치의 제조방법에 있다.
이하 이 발명에 따른 초고집적 바이씨모스 반도체장치 및 그 제조방법의 일 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
제1도는 이 발명에 따른 초고집적 바이씨모스 반도체장치의 수직단면도를 도시한 것으로써 실리콘기판(1)상부에 매입층(2), 에피택셜층(3), 및 베이스층을 순차적으로 형성하고, 상기 베이스층 상부의 소정부분, 즉 활성 베이스 영역(4) 상부에 단결정실리콘막(6)을 성장시키고, 상기 단결정실리콘막(6)과 베이스층의 표면에 제2산화막(1 1)을 형성시킨 후 상기 단결정실리콘막(6)을 성장시키고, 상기 단결정실리콘막(6)과 베이스층의 표면에 제2산화막(11)을 형성시킨 후 상기 단결정실리콘막(6) 측벽의 제2산화막(11) 표면에 산화막 스페이서(10)를 형성하고, 최종적으로 상기 결과물 전면에 절연막(9)을 침적시킨 후 상기 단결정 실리콘막(6) 및 베이스층 상부에 콘택을 뚫어 배선막들을 형성시킨 구조로 되어 있다.
상기와 같은 수직구조에 따라 제2도(a)-(h)를 참조하여 초고집적 반도체장치의 제조공정을 차례로 설명하면 다음과 같다.
제2도(a)를 참조하면 먼저 실리콘기판(1) 상부에 매입층(2)을 형성시키고, 상기 매입층(2)의 상부에 에피택셜층(3)을 성장시킨 후 이 구조의 전표면에 바이폴라 트랜지스터의베이스층(4)을 형성시킨다.
다음 상기 베이스층(4)의 소정영역 상부에 단결정 실리콘막을 형성하기 위하여 제1산화막(5)을 침적한 후 통상의 사진식각방법으로 상기 단결정 실리콘막이 형성될 소정부분에 에미터윈도우(A)를 개방한다.
제2도(b)를 참조하면 상기 에미터윈도우(A) 부분에 900℃, 80torr, SiH2Cl2/ HCl 분위기내에서 0.15㎛ 정도의 두께로 선택적으로 에피택셜막을 성장시킨 후 결과물 전면에 5가 불순물인 아세닉(As)을 10-5-10-6ions/㎠ 의 도우즈로 이온주입하여 N+형의 단결정실리콘막(6)을 형성시킨다. 이때 상기 선택적 에피택셜막을 성장시키기 전에 에미터윈도우(A) 하부의 잔존 자연산화막(native oxide)을 제거하기 위하여 950℃, 수소가스(H2) 분위기내에서 베이크하여 상기 수소가스로 세정한다. 이러한 공정은 상기 선택적 에피택셜막과 그 하부의 베이스층(4) 사이에서 양질의 연속성을 갖도록 하여준다.
제2도(c)를 참조하면 먼저 제2도(a)에서 상기 에미터윈도우(A) 형성시 차단막으로 사용된 제1산화막(5)을 완충용액인 통상의 불화수소(HF)용액으로 식각시킨다. 다음 900℃온도에서 통상의 방법으로 열산화공정을 진행하여 500Å 정도의 제2산화막 (7)을 형성한다. 여기서 상기와 같은 연속공정을 수행함으로써 제1산화막(5 )의 식각공정시 오버에치에 의한 데미지를 감소시킬 수가 있다.
계속하여 제2도(d)를 참조하면 씨모스공정에서 사용되는 P채널 LDD(Lightly Doped-Drain) 공정과 이온주입공정을 병용하여 바이폴라 베이스링크(base link)를 포함하는 비활성베이스영역(8)을 형성시킨다. 이때 상기 이온주입공정으로 이온주입된 불순물은 보론등의 3가 불순물로써 10-3-1014ions/㎠도오즈로 약 50-60keV정도의 에너지로 이온주입된다.
또한 제2도(e)를 참조하면 상술한 구조의 전면에 통상의 CVD방법으로 제3산화막(9)을 침적시킨다.
또한 제2도(f)를 참조하면 상기 제2도(d)공정에서 CVD방법으로 형성된 제3산화막(9)을 통상의 이방성 식각공정으로 식각하여 상기 단결정 실리콘막(6) 측벽의 제2산화막 표면에 산화막 스페이서(10)를 형성한다.
또한 제2도(g)를 참조하면 씨모스공정에서 사용되는 P채널 트랜지스터의소오스 및 드레인 형성공정과 이온주입공정을 병용하여 상기 산화막 스페이서(10) 하부에 바이폴라 베이스링크(8)을 한정함과 동시에 상기 제2산화막(7) 하부에 비활성 베이스영역(12)을 형성한다.
이때 상기 이온주입공정으로 이온주입된 불순물은 보론등의 3가 불순물로써 1015-1016ions/㎠도오즈로 60keV정도의 에너지로 이온주입된다.
최종적으로 제2도(h)를 참조하면 통상의 열처리공정을 사용하여 이온주입된 불순물을 어닐링하여 상기 단결정 실리콘막(6)으로부터 불순물을 확산시켜 그 하부에 N+형의 에미터영역(50)이 형성된 바이폴라 트랜지스터를 구성한다.
상기한 바와 같이 이 발명에 따른 초고집적 바이씨모스 반도체장치 및 그 제조방법은 단결정 실리콘막을 그 하부의 베이스층과 동일한 성질의 선택적 에피택셜막으로 성장시킴으로써 상기 선택적 에피택셜막과 베이스층 사이에서 연속성을 띠게하고 에미터저항(RE)을 감소시켜 제조공정상에서 재현성을 크게 향상시켜 초고집적 바이폴라 반도체장치를 제조할 수 있는 등의 여러가지 장점이 있다.
Claims (5)
- 매입층을 형성시킨 실리콘기판상에 에피택셜층, 베이스층 및 에미터영역을 포함하는 바이씨모스 반도체장치에 있어서, 상기 베이스층 상부에 제1산화막을 형성시킨 후 사진식각공정에 의해 에미터영역이 형성될 상기 활성베이스층의 소정부위를 개방시킨 에미터윈도우와 ; 상기 에미터 윈도우에 선택적으로 성장시킨 단결정 실리콘막과 ; 상기 에미터윈도우 형성시 하부층을 보호하기 위하여 차단막역할을 한 제1산화막을 완충용액을 식각한 후 결과물 전면에 열처리 산화공정으로 형성시킨 제2산화막과 ; 상기 단결정 실리콘막을 마스크로하여 불순물을 이온주입하여 형성시킨 바이폴라 베이스 링크를 포함하는 비활성 베이스영역과 ; 상기 제2산화막의 상부에 CVD 방법으로 형성된 두꺼운 제3산화막 ; 상기 두꺼운 제3산화막을 이방성 식각하여 상기 단결정 실리콘막 측벽의 제2산화막 표면에 형성된 산화막 스페이서와 ; 상기 단결정 실리콘막과 상기 산화막 스페이서를 마스크로 하여 재차 불순물을 이온주입하여 상기 산화막 스페이서 하부에 한정된 바이폴라 베이스링크 및 상기 제2산화막 하부에 형성된 비활성 베이스영역과 ; 그리고 열처리공정을 통하여 상기 단결정 실리콘막 하부에 형성된 에미터영역을 더 포함하여 구성되는 초고집적 바이씨모스 반도체장치.
- 매입층을 형성시킨 실리콘기판상에 에피택셜층, 베이스층, 및 에미텅역을 구비하는 바이씨모습 반도체 장치의 제조방법에 있어서, 상기 베이스층 상부에 제1산화막을 형성시킨 후 사진식각공정에 의해 에미터영역이 형성될 상기 베이스층의 소정부위가 노출되도록 에미터윈도우를 개방시키는 제1공정과 ; 상기 에미터 윈도우에 선택적으로 단결정 실리콘막을 형성시키는 제2공정과 ; 상기 제1공정에서 에미터윈도우 형성시 하부층을 보호하기 위하여 차단막 역할을 한 제1산화막을 완충용액으로 식각 한후 결과물 저면에 열처리 산화공정으로 제2산화막을 형성시키는 제3공정과 ; 상기 단결정 실리콘막을 마스크로하여 불순물을 이온주입하여 바이폴라 베이스 링크를 포함하는 비활성 베이스영역을 형성시키는 제4공정과 ; 상기 제2산화막의 표면에 CVD방법으로 두꺼운 제 3산화막을 형성시키는 제5공정과 ; 상기 두꺼운 제3산화막을 이방성 식각하여 상기 단결정 실리콘막 측벽의 제2산화막 표면에 산화막 스페이서를 형성시킨 제6공정과 ; 상기 단결정 실리콘막과 상기 산화막 스페이서를 마스크로 하여 재차 불순물을 이온주입아혀 상기 산화막 스페이서 하부에 바이폴라 베이스링크를 한정함과 동시에 상기 제2산화막 하부에 비활성 베이스영역을 형성시키는 제7공정과 ; 그리고 열처리공정을 통하여 상기 단결정 실리콘막 하부에 에미터영역을 형성하는 제8공정과로 이루어지는 초고집적 바이씨모스 반도체장치의 제조방법.
- 제2항에 있어서, 제1공정의 에미터 윈도우는 그 하부에 자연적으로 형성된 잔존 산화막을 제거하기 위하여 950℃, 수소가스 분위기내에서 베이크한 후 세정함을 특징으로 하는 초고집적 바이씨모스 반도체장치의 제조방법.
- 제3항에 있어서, 제2공정의 단결정 실리콘막은 900℃, 80torr, SiH2Cl2/HCl 분위기내에서 0.15㎛정도의 두께로 선택적에피택셜막을 성장시킨 후 아세닉을 1015-1016ions/㎠의 도우즈로 이온주입하여 형성됨을 특징으로 하는 초고집적 바이씨모스 반도체장치의 제조방법.
- 제4항에 있어서, 단결정 실리콘막은 실리콘기판상에 형성된 베이스층과 동일한 선택적 에피택셜막을 성장시켜 에미터저항(RE)을 감소시키는 것을 특징으로 하는 초고집적 바이씨모스 반도체장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920007452A KR950007576B1 (ko) | 1992-05-01 | 1992-05-01 | 초고집적 바이씨모스 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920007452A KR950007576B1 (ko) | 1992-05-01 | 1992-05-01 | 초고집적 바이씨모스 반도체장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930024155A KR930024155A (ko) | 1993-12-22 |
| KR950007576B1 true KR950007576B1 (ko) | 1995-07-12 |
Family
ID=19332623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920007452A KR950007576B1 (ko) | 1992-05-01 | 1992-05-01 | 초고집적 바이씨모스 반도체장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950007576B1 (ko) |
-
1992
- 1992-05-01 KR KR1019920007452A patent/KR950007576B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930024155A (ko) | 1993-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2848299B2 (ja) | 半導体装置及びその製造方法 | |
| EP0315229B1 (en) | Method of manufacturing a semiconductor device with insulated-gate structure | |
| EP0506287B1 (en) | Method of fabricating semiconductor devices and integrated circuits using sidewall spacer technology | |
| US4431460A (en) | Method of producing shallow, narrow base bipolar transistor structures via dual implantations of selected polycrystalline layer | |
| US4503601A (en) | Oxide trench structure for polysilicon gates and interconnects | |
| US5006476A (en) | Transistor manufacturing process using three-step base doping | |
| JPH0677421A (ja) | トランジスタの製法 | |
| JPH04225529A (ja) | 微量の不純物を添加したドレイン（ｌｄｄ）を有する集積回路構造体を製作する改良された方法 | |
| JPH04226066A (ja) | Ｂｉｃｍｏｓ装置及びその製造方法 | |
| KR20040071949A (ko) | 자기정렬을 이용한 바이씨모스 제조방법 | |
| JPH10163491A (ja) | 半導体素子の製造方法 | |
| US20030080394A1 (en) | Control of dopant diffusion from polysilicon emitters in bipolar integrated circuits | |
| JPH04226064A (ja) | 半導体装置用の相互接続体及びその製造方法 | |
| US5057455A (en) | Formation of integrated circuit electrodes | |
| US6117744A (en) | Method of fabricating semiconductor device | |
| KR950007576B1 (ko) | 초고집적 바이씨모스 반도체장치 및 그 제조방법 | |
| JPH09172176A (ja) | Ｍｏｓデバイス製造方法 | |
| JP3394083B2 (ja) | 半導体装置及びその製造方法 | |
| JP3116163B2 (ja) | 絶縁ゲート電界効果トランジスタの製造方法 | |
| KR20050039242A (ko) | 바이씨모스 제조방법 | |
| JPH05275437A (ja) | 半導体装置及びその製造方法 | |
| JPH07335664A (ja) | ポリシリコンエミッタを備えたバイポーラ接合トランジスタの製造方法 | |
| JP2842075B2 (ja) | 半導体装置の製造方法 | |
| JP3093615B2 (ja) | 半導体装置の製造方法 | |
| KR0154309B1 (ko) | Npn 트랜지스터의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060630 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |