KR950006748Y1 - 반도체 메모리의 데이타 감지회로 - Google Patents

반도체 메모리의 데이타 감지회로 Download PDF

Info

Publication number
KR950006748Y1
KR950006748Y1 KR2019930003242U KR930003242U KR950006748Y1 KR 950006748 Y1 KR950006748 Y1 KR 950006748Y1 KR 2019930003242 U KR2019930003242 U KR 2019930003242U KR 930003242 U KR930003242 U KR 930003242U KR 950006748 Y1 KR950006748 Y1 KR 950006748Y1
Authority
KR
South Korea
Prior art keywords
data
line
read
voltage
nmos transistor
Prior art date
Application number
KR2019930003242U
Other languages
English (en)
Other versions
KR940023435U (ko
Inventor
곽덕영
Original Assignee
금성일렉트론 주식회사
문정환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 금성일렉트론 주식회사, 문정환 filed Critical 금성일렉트론 주식회사
Priority to KR2019930003242U priority Critical patent/KR950006748Y1/ko
Publication of KR940023435U publication Critical patent/KR940023435U/ko
Application granted granted Critical
Publication of KR950006748Y1 publication Critical patent/KR950006748Y1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits

Landscapes

  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

내용 없음.

Description

반도체 메모리의 데이타 감지회로
제1도는 종래의 반도체 메모리의 데이타 감지회로도.
제2도는 본 고안의 반도체 메모리의 데이타 감지회로도.
* 도면의 주요부분에 대한 부호의 설명
30 : 메모리 셀 어레이 40 : 프리차지회로
50 : 에러감지회로 51 : 제2하강부
52 : 전압감지 중폭기 53 : 제1하강부
본 고안은 메모리의 데이타 감지회로에 관한 것으로, 특히 테스트범위를 확장하여 칩의 테스트 속도를 개선 하는데 적당하도록 한 반도체 메모리의 데이타 감지회로에 관한 것이다.
제1도는 종래의 메모리의 데이타 감지회로도로서, 이에 도시된 바와같이 데이타를 리드(read)하기 위한 데이타 리드부(10)와 데이타를 라이트(write)하기 위한 데이타 라이트부(20)로 구성되어 있다.
먼저, 데이타 리드를 위한 데이타 리드부(10)는 메모리 셀 어레이(30)의 비트라인(BL,) 끝에 서로 폭과 길이가 같은 두쌍의 엔모스 트랜지스터(Q1,Q2),(Q3,Q4)로 이루어진 제1하강부(11)가 배치되어 있는데, 엔모스 트랜지스터 (Q1,Q2)의 게이트에는 비트라인 (BL ,)이 접속되고, 엔모스 트랜지스터(Q3, Q4)의 게이트에는 선택된 블럭의 데이타만 출력시키는 컬럼(column) 선택신호 (CDi, J)가 인가되게 접속되어 있다.
상기 제1하강부(11)의 출력인 상기 엔모스(Q3,Q4)의 일측은 리드 데이타 (RD,)라인에 공통으로 연결되어있고, 이 리드 데이타 (RD,)라인은 스위치(SW0)를 통하여 전치 중폭기 (도면 미표시)로 연결되며, 스위치(SW1)를 통하여 프리차지(precharge)회로 (40) 및 에러감지회로(50)에 연결된다.
한편, 데이타 라이트를 위한 데이타 라이트부(20)는 라이트 드라이버(21)를 거친 라이트 데이타(WD)와 이를 인버터(I1)를 통해 반전시킨 라이트 데이타()가 엔모스 트랜지스터(Q5, Q7), (Q6, Q8)를 통해 비트라인 (BL,)에 쓰여지는데, 엔모스 트랜지스터(Q5,Q6)는 쓰기동작시 "하이"가 되는 라이트 인에이블신호(WDE)가 게이트에 인가되어 제어되며, 엔모스 트랜지스터(Q7, Q8)는 게이트에 상기 컬럼선택신호 (CDi, CDj)가 인가 되어 제어된다.
상기와 같은 종래의 메모리 데이타 감지회로에 대하여 그 동작과 문제점을 상세히 설명하면 다음과 같다.
메모리 셀 어레이 (30)에서 선택된 워드-라인의 전압이 상승하면, 그 워드-라인에 해당하는 셀의 데이타가 비트라인(BL,)으로 나오게 되며, 이 중 컬럼선택신호(CDi, CDj)에 의해 선택된 비트라인 (BL,)쌍의 데이타가 리드 데이타(RD,) 라인에 전달된다.
즉, 비트라인(BL)의 전위가 고전위이고, 비트라인 ()의 전위가 하강하면, 엔모스 트랜지스터(Q1)가 턴온되어 리드 데이타() 전위를 하강시키게 된다. 한편 비트라인()의 전위가 고전위이고 비트라인 (BL)의 전위가 하강하면, 엔모스 트랜지스터(Q2)가 턴온되어 리드 데이터(RD)의 전위를 하강시키게 된다.
정상적인 읽기 동작에서는 스위치(SW0)가 온상태로 되고 , 스위치(SW1)는 오프상태로 되어 상기 리드 데이타(RD,)라인의 데이타가 정상동작 데이타선을 통하여 전치 증폭기(도면 미표시)로 전달된다.
한편, 테스트 동작에서는 스위치(SW0)가 오프상태로 되고 스위치(SW1)가 온상태되어, 상기 리드 데이타(RD,)라인의 데이타가 테스트 동작 타이타선을 통하여 에러감지회로(50)에 전달된다.
그런데, 테스트 동작에서는 메모리셀 어레이에서 수개의 칼럼이 선택되어 수 개의 상기 컬럼 선택신호(CDi, CDj)가 "하이"가 된다.
테스트 동작 입력시, 입력 드라이버(도면 미표시)를 통하여 들어온 데이터는 컬럼 선택신호(CDi, CDj)가 "하이 " 로 된 칼럼의 모든 비트라인(BL,)에 동일한 데이터가 입력된다.
즉, 에러가 없는 경우에 입력 데이타가 "하이" 일 때에는, 라이트 데이타(WD,)가 각기 "하이", "로우"로 되어 모든 비트 라인(BL)()에 각각 "하이", "로우"로 입력되고, 이에 따라 출력 동작시에 리드 데이타 ()라인의 전위만이 하강하게 되고, 또한 입력 데이타가 "로우"일때는 라이트 데이타(WD)()가 각기 "로우" , "하이"로 되어 모든 비트라인(BL),()에 각각 "로우" , "하이"로 입력되고, 이에 따라 출력 동작시에 리드 데이타 (RD)라인의 전위만이 하강하게 되어, 에러감지회로(50)에서 에러가 없음을 나타내게 된다.
그러나, 에러가 발생하는 경우에는 일부의 비트 라인(BL)()에 각기 "하이""로우"로 또한 일부의 비트 라인(BL)() 신호가 각기 "로우" , "하이"로 되어, 출력 동작시에 리드 데이타 (RD)() 신호가 모두 하강하게 되므로 에러감지회로(50)에서 에러가 발생하였음을 나타내게 된다.
그러나 상기와 같은 메모리 데이타 감지회로에서는 메모리 셀 어레이(30)의 데이타선인 비트 라인(BL)()이 "로우"로 고정되어 있는 에러가 발생하는 경우 엔모스 트랜지스터(Q1,Q2)가 모두 턴오프되므로, 불량인 데이타선의 데이타에는 영향을 받지 않고, 여타의 데이타가 정상인 경우, 수개의 칼럼선택신호(CDi, j)가 선택되는 테스트 동작에서 리드 데이타(RD,)중 하나만 하강하게 되어 에러를 찾을 수 없은 문제점이 있었다.
본 고안은 상기와 같은 종래의 메모리 데이타 감지회로에 따르는 결함을 해결하기 위하여, 메모리의 데이타에 대한 테스트 범위를 확장하고, 칩의 테스트 속도를 개선하기 위한 반도체 메모리의 데이타 감지회로를 안출 한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제 2도는 본 고안에 따른 데이타 감지 회로도로서, 이에 도시한 바와 같이 데이타를 리드하기위한 데이타 리드부(50)와 데이타를 라이트하기 위한 데이타 라이트부(6)로 구성한다.
먼저, 데이타를 리드하기 위한 데이타 리드부(50)는 상기에서 설명한 종래의 데이타 리드부(10)에 전압감지증폭기(52)와 리드 데이타(RD,)라인을 하강시키는 제 2 하강부(51)를 부가한 구조로 구성되어 있다. 메모리 셀 어레이(30)의 비트라인(BL,)끝에 서로 폭과 길이가 같은 두쌍의 엔모스 트랜지스터(Q1, Q2), (Q3, Q4)로 이루어진 제 1하강부(53)가 배치되어 있는데, 엔모스 트랜지스터(Q1, Q2)의 게이트에는 비트라인(BL,)이 접속되고, 엔모스 트랜지스터(Q3, Q4)의 게이트에는 선택된 블럭의 데이타만이 출력시키는 칼럼선택신호(CDi, j)가 인가되어 접속된다.
상기, 제 1하강부(53)의 출력신호(Na, Nb)는 상기 전압감지 증폭기(52)에의해 증폭되어, 리드 데이타(RD,)라인을 하강시키는 제 2하강부(51)의 입력이 된다.
이 제2하강부(51)는 서로 폭과 길이가 같은 세쌍의 엔모스 트랜지스터(Q5, Q8), (Q8, Q9), (Q7, Q10)로 구성되는데, 엔모스 트랜지스터(Q5, Q6, Q7), (Q8, Q9, Q10)는 각기 직렬로 연결된다.
상기 엔모스 트랜지스터(Q7, Q10)의 게이트에는 읽기 동작시 "하이"가 되는 리드 인에이블 (RDE)가 인가되고 그의 소스측 접속점은 접지되어 있다. 엔모스 트랜지스터(Q6, Q9)의 게이트에는 대칭적인 전류미러 증폭기인 상기 전압감지 증폭기(52)의 출력신호(Na, Nb)가 인가되며, 엔모스 트랜지스터(Q5, Q8)의 게이트에는 행에 의한 블록선택신호(SNi, SNj)가 인가되게 접속된다.
상기 리드 데이타(RD,)라인에는 수개의 제 2 하강부(51)가 공통으로 연결되어 있고, 이 리드 데이타(RD,)라인은 스위치(SW0)를 통하여 정상동작 데이타선에 의해 전치 증폭기(도면 미표시)에 연결되며, 스위치(SW1)를 통하여 테스트 동작 데이타선에 의해 프리차지(precharge)회로(40)와 에러 감지회로(50)에 연결된다.
한편, 데이타 라이트부(60)는 라이트 드라이버(21)를 거친 라이트 데이타(WD)와 이를 인버터(I1)를 통해 반전시킨 라이트 데이타()가 엔모스 트랜지스터(Q11, Q13), (Q12, Q14)를 통하여 비트라인(BL,)에 쓰여지는데, 엔모스 트랜지스터(Q11Q12)는 쓰기 동작시 "하이"가 되는 라이트 인에이블 신호(WDE)가 게이트에 인가되어 제어되며, 엔모스 트랜지스터(Q13Q14)는 게이트에 상기 칼럼선택신호(CDi,CDj)가 인가되어 제어된다.
상기와 같이 구성한 본 고안의 메모리 데이타 감지회로에 대하여 그 작용과 효과를 상세히 설명하면 다음과 같다.
메모리 셀 어레이(30)에서, 선택된 워드-라인의 전압이 상승하면, 상기 워드-라인에 해당하는 셀의 데이타가 비트라인(BL,)으로 나오게 되며, 이 중 칼럼선택 신호(CDi,CDj)에 의해 선택된 비트라인(BL,)쌍의 데이타가 제 1하강부(53), 전압감지 증폭기(52) 및 제 2 하강부(51)를 거쳐 리드 데이타(RD,)라인에 전달된다.
즉, 비트라인(BL)의 전위가 고전위이고, 비트라인()의 전위가 하강하면, 방전용의 엔모스 트랜지스터(Q1)가 턴온되고 엔모스 트랜지스터(Q2)는 턴오프가 되므로, 출력신호(Na)의 전위는 하강하고, 출력신호(Nb)의 전위는 고전위를 유지하며, 이 데이타가 상기 전압감지 증폭기(52)를 거쳐 증폭되어 엔모스 트랜지스터(Q6)는 턴온되고 엔모스 트랜지스터(Q8)는 턴오프되므로 리드 데이타()라인의 전압을 하강시키게 된다.
또, 비트라인()의 전위가 고정위이고, 비트라인(BL)의 전위가 하강하면, 방전용의 엔모스 트랜지스터(Q2)가 턴온되고 엔모스 트랜지스터(Q1)는 턴오프가 되므로 출력신호(Nb)의 전위는 하강하고 출력신호(Na)의 전위는 고전위를 유지하며, 이 데이타가 상기 전압감지 증폭기(52)를 거쳐 증폭되어 엔모스 트랜지스터(Q9)는 턴온 엔모스 트랜지스터(Q6)는 턴오프되므로 리드 데이타(RD)라인의 전압을 하강시키게 된다.
정상적인 읽기동작에서는 스위치(SW0)가 온상태가 되고, 스위치(SW1)가 오프상태로 되어 상기 리드 데이타(RD,)라인의 데이타가 정상동작 데이타선을 통하여 전치 증폭기(도면 미표시)로 전달된다.
한편, 테스트 동작에서는 스위치(SW0)가 오프상태로 되고 스위치(SW1)는 온상태로 되어 상기 리드 데이타(RD,)라인의 데이터가 테스트 동작 데이타선을 통하여 에러감지회로(50)에 전달된다.
그리고, 테스트 동작에서는 메모리 셀 어레이(30)에서 수개의 컬럼이 선택되어 수개의 상기 컬럼선택신호(CDi, Cdj)가 "하이"로 된 컬럼의 모든 비트라인(BL,)에 동일한 데이타가 입력된다. 즉, 에러가 없는 경우에 입력데이타가 "하이"일 때에는 라이트 데이타(WD), ()가 각각 "하이", "로우"로 되어 모든 비트라인(BL),()에 각각 "하이", "로우"로 입력되므로, 출력동작시에 리드 데이타()만이 하강하게 되고, 입력 데이타가 "로우"일 때는 라이트 데이타(WD), ()가 각각 "로우", "하이"로 되어 모든 비트라인(BL), ()에 "로우", "하이"로 입력되므로, 출력동작시에 리드 데이타(RD)만이 하강되게 되고, 이에 따라 에러감지회로(50)에서 에러가 없음을 나타내게 된다.
그러나, 에러가 발생하는 경우에 일부의 비트라인(BL), ()신호는 "하이", "로우"로, 또 일부의 비트라인 (BL),()신호는 "로우", "하이"가 되어 출력동작시 리드 데이타(RD,)가 모두 하강하게 됨으로써 에러감지회로(50)에서 에러가 발생하였음을 나타내게 된다.
따라서, 본 고안에 의한 테스트 동작은 행에 의한 불록선택신호(SNi, SNj)가 테스트 동작시 "하이"가 되는 수를 늘림으로써 테스트 범위의 확장이 용이하며, 비트라인(BL,)이 "로우"로 고정되어 있는 불량이 발생하는 경우에도 컬럼선택신호 (CDi, CDj)에 의해 선택된 비트라인쌍의 데이타의 미세한 차이를 증폭시킬 수 있으므로 입력 데이타의 테스트를 통해 불량을 찾을 수 있게 되는 효과가 있다.

Claims (3)

  1. 컬럼선택신호 (CDi, CDj)에 의해 컬럼선택 제어를 받고 비트라인(BL,)의 데이타상태에 따라 출력신호(Na,Nb)라인을 선택적으로 하강시키는 제1하강부(53)와, 상기 제1하강부(53)의 출력신호 (Na,Nb)라인의 전압차이를 감지하여 중폭하는 전압감지 중폭기(52)와, 리드 인에이블신호(RDE)에 의해 리드 제어를 받고 행블럭 선택신호(SNi, SNj)에 의해 행블럭 선택제어를 받아 상기 전압감지 증폭기(52)의 출력전압에 따라 리드 데이타(RD,)라인을 선택적으로 하강시키는 제2하강부(51)로 구성하여 된 것을 특징으로 하는 반도체 메모리의 데이타 감지회로.
  2. 제 1항에 있어서, 제1하강부(53)는 비트라인(BL,)을 엔모스 트랜지스터(Q1, Q2)의 게이트에 접속하여 그의 소스를 접지에 접속하고, 출력신호(Na, Nb)라인을 게이트에 컬럼선택신호(CDi)를 인가받는 엔모스 트랜지스터(Q3,Q4)를 통해 상기 엔모스 트랜지스터(Q1,Q2)의 드레인에 접속하여 구성된 것을 특징으로 하는 반도체 메모리의 데이타 감지회로.
  3. 제 1항에 있어서, 제 2하강부(51)는 리드 데이타(RD,)라인을 게이트에 행블럭 선택신호(SNi)를 인가받는 엔모스 트랜지스터(Q8,Q9)를 통하고, 전압감지 증폭기(52)의 출력전압을 게이트에 인가받는 엔모스 트랜지스터(Q9, Q6)를 다시 통한 후 게이트에 리드 인에이블신호(RDE)를 인가받는 엔모스 트랜지스터(Q10,Q7)를 다시 통해 접지에 접속하여 구성된 것을 특징으로 하는 반도체 메모리의 데이타 감지회로.
KR2019930003242U 1993-03-05 1993-03-05 반도체 메모리의 데이타 감지회로 KR950006748Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019930003242U KR950006748Y1 (ko) 1993-03-05 1993-03-05 반도체 메모리의 데이타 감지회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019930003242U KR950006748Y1 (ko) 1993-03-05 1993-03-05 반도체 메모리의 데이타 감지회로

Publications (2)

Publication Number Publication Date
KR940023435U KR940023435U (ko) 1994-10-22
KR950006748Y1 true KR950006748Y1 (ko) 1995-08-19

Family

ID=19351646

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019930003242U KR950006748Y1 (ko) 1993-03-05 1993-03-05 반도체 메모리의 데이타 감지회로

Country Status (1)

Country Link
KR (1) KR950006748Y1 (ko)

Also Published As

Publication number Publication date
KR940023435U (ko) 1994-10-22

Similar Documents

Publication Publication Date Title
EP1047079B1 (en) Semiconductor memory device generating accurate internal reference voltage
USRE35953E (en) Semiconductor dynamic memory device
KR100824798B1 (ko) 에지 서브 어레이에 전체 데이터 패턴을 기입할 수 있는 오픈 비트 라인 구조를 가지는 메모리 코어, 이를 구비한 반도체 메모리 장치, 및 에지 서브 어레이 테스트 방법
KR900000050B1 (ko) 반도체 기억장치
US5267205A (en) Semiconductor memory device
US4839868A (en) Semiconductor memory device having sense amplifiers with delayed and stopped drive times
EP0490363A1 (en) Semiconductor memory device capable of directly reading the potential of bit lines
JPH03203100A (ja) 半導体メモリ装置の並列テスト方法及び半導体メモリ装置
US5666315A (en) Semiconductor memory device having a redundancy function suppressible of leakage current from a defective memory cell
JPH0758215A (ja) 半導体メモリ装置
US5323345A (en) Semiconductor memory device having read/write circuitry
US6031772A (en) Semiconductor memory device having floating gate transistors
EP0458351A2 (en) Semiconductor memory circuit
JP2009272023A (ja) 半導体記憶装置
US5511025A (en) Write per bit with write mask information carried on the data path past the input data latch
KR930001652B1 (ko) 반도체 기억장치
US5265061A (en) Apparatus for preventing glitch for semiconductor non-volatile memory device
US6198681B1 (en) Sense amplifier for low voltage memory arrays
KR19990007102A (ko) 반도체기억장치
JPH08195100A (ja) 半導体記憶装置の動作テスト方法および半導体記憶装置
EP0640917B1 (en) Roll call circuit for semi-conductor memory
KR950006748Y1 (ko) 반도체 메모리의 데이타 감지회로
JPH0778489A (ja) 記憶装置
US6292416B1 (en) Apparatus and method of reducing the pre-charge time of bit lines in a random access memory
JP2876799B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20070720

Year of fee payment: 13

EXPY Expiration of term