KR950006606A - 캐쉬메모리 억세스타임 조정회로 - Google Patents

캐쉬메모리 억세스타임 조정회로 Download PDF

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KR950006606A
KR950006606A KR1019930017548A KR930017548A KR950006606A KR 950006606 A KR950006606 A KR 950006606A KR 1019930017548 A KR1019930017548 A KR 1019930017548A KR 930017548 A KR930017548 A KR 930017548A KR 950006606 A KR950006606 A KR 950006606A
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홍범용
황승희
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김광호
삼성전자 주식회사
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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Abstract

본 발명은 캐쉬메모리의 억세스 타임조정회로에 관한 것으로, 특히 고주파수 처리시스템에 있어서의 캐쉬메모리와 프로세서와 처리속도의 차이를 프로세서의 클럭신호의 지연을 조절하여 캐쉬메모리의 억세스를 용이하도록 하는 억세스 타이밍조정회로에 관한 것으로 중앙처리장치(CPU)와 캐쉬메모리간의 데이터전송을 제어하는 장치에 있어서, 상기 중앙처리장치내부에서 래치클럭신호를 발생하는 래치클럭 발생기; 상기 래치클럭신호를 중앙처리장치로부터 외부로 출력하는 래치클럭 출력단자와 상기 중앙 처리장치의 래치클럭 입력단자 사이에 접속되는 지연수단; 상기 지연수단에 의하여 지연된 신호를 클럭신호로 하여 상기 캐쉬메모리로부터 독출된 데이터를 래치하는 플립플롭수단을 포함한다.

Description

캐쉬메모리 억세스타임 조정회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 캐쉬메모리 억세스 타임조정회로의 개략블럭도.

Claims (2)

  1. 중앙처리장치(CPU)와 캐쉬메모리간의 데이타전송을 제어하는 장치에 있어서, 상기 중앙처리장치내부에서 래치클럭신호를 발생하는 래치클럭 발생기; 상기 래치클럭신호를 중앙처리장치로 부터 외부로 출력하는 래치클럭 출력단자와 상기 중앙처리장치의 래치클럭 입력단자사이에 접속되는 지연수단; 및 상기 지연수단에 의하여 지연된 신호를 클럭신호로 하여 상기 캐쉬메모리로부터 독출된 데이타를 래치하는 플립플롭수단을 포함하는 것을 특징으로 하는 클럭신호 조정회로.
  2. 제1항에 있어서, 상기 지연수단은 패턴라인으로 형성되는 것을 특징으로 하는 클럭신호 조정회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930017548A 1993-08-31 1993-08-31 캐쉬메모리 억세스 타임조정회로 KR960011280B1 (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101139151B1 (ko) * 2009-03-30 2012-04-26 후지쯔 가부시끼가이샤 캐시 제어 장치, 정보 처리 장치 및 캐시 제어 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체

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KR101139151B1 (ko) * 2009-03-30 2012-04-26 후지쯔 가부시끼가이샤 캐시 제어 장치, 정보 처리 장치 및 캐시 제어 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체

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