KR950005634B1

KR950005634B1 - 종합 정보 통신망의 소규모 통신망 종단 장치의 s/t 인터페이스 가입자 보드

Info

Publication number: KR950005634B1
Application number: KR1019920004871A
Authority: KR
Inventors: 이영대
Original assignee: 현대전자산업주식회사; 김주용
Priority date: 1992-03-25
Filing date: 1992-03-25
Publication date: 1995-05-27
Also published as: KR930020890A

Abstract

내용 없음.

Description

종합 정보 통신망의 소규모 통신망 종단 장치의 S/T 인터페이스 가입자 보드

제1도는 본 발명의 블록도.

제2도는 제1도 중 S인터페이스와, PCM 인터페이스와, D채널 제어부의 구체적 블록도.

제3도는 제2도 중 8개 S인터페이스 콘트롤러의 데이터가 멀티플렉스 될 때의 타임 슬롯 할당도.

제4도는 제3도 중 한 타임 슬롯을 차지하는 프레임 구조도.

제5도는 제1도 중 클럭 발생부와, RS485 인터페이스부와, CPU부의 구체 블록도.

* 도면의 주요부분에 대한 부호의 설명

100 : S인터페이스부 110 : 내지

117 : S인터페이스 콘트롤러 120 : 내지

127 : 과전압 보호 회로 130 : 딥스 위치

140 : 내지 155 : 트랜스포머

200 : PCM 인터페이스부 210 : PCM 인터페이스 콘트롤러

300 : D채널 제어부 310 및 320 : D 채널 콘트롤러

400 : 클럭 발생부 410 : 위상고정루프(PLL)

420 : 내지 440 : 카운터

450 : 앤드 게이트 500 : RS485 인터페이스부

510 : RS485 수신기 520 : RS485송신기

600 : CPU 부 610 : 마이크로프로세서

620 : 메모리부 621 : 래치

622 : 전기적 프로그램 가능 ROM(EPROM)

623 : 상태임의 엑세스메모리(SRAM)

630 : 칩 셀렉트부 631 : 내지

633 : 디코더 640 : 리셋트 회로부

650 : LED 모니터부 660 : RS232 모니터부

본 발명은 종합 정보 통신망 소규모 NT 2(NETWORK TERMINATION2), 또는 NT 12(NETWORK TERMINATION 12)의 한 모듈로 종합 정보 통신망 단말기나 단말어뎁터(TERMINAL ADAPTER)와 직접 접속되어 기본 속도의 종합 정보 통신망 서비스를 가입자에게 제공하는 것으로서, 하나의 보드로 되어 있으며, 점대점 구조에서는 8가입자, 점대다점 구조에서는 최대 64가입자 지원할 수 있는 가입자 보드에 관한 것이다.

종래의 기술로는 종합 정보 통신망을 지원하는 국설 교환기의 회선 종단(LT : LINE TERMINATION) 역할을 하는 종합 정보 통신망 가입자 보드를 들수 있다. 이 가입자 보드는 종합 정보 통신망 U인터 페이스를 지원하므로, 주로 S인터페이스를 지원하는 종합 정보 통신망 단말기와 직접 인터페이스할 수 없고, 망종단 장치(NTE : NETWORK TEMINATION EQUIPMENT 이하, NTE라 한다.)를 통해서만 종합 정보 통신망 단말기와 접속할수 있으므로 종합 정보 통신망 가입자가 종합 정보 통신망 서비스를 받기 위해서는 별도의 망종단 장치를 필요로 하는 문제점이 있다.

상기 문제점을 해결하기 위해 안출된 본 발명은 U인터페이스를 지원하도록 라인 인터페이스부분을 개선하여, S/T 인터페이스를 지원하도록 설계하므로서 종합 정보 통신망 단말기와 직접 접속되게 하였고, 이것을 구현하기 위하여 U 인터페이스 콘트롤러를 사용치않고 S/T 인터페이스 콘트롤러(이하, S인터페이스 콘트롤러라 한다)를 사용하였으며, 라인 인터페이스 주변도 S/T 인터페이스(이하, S인터페이스라 한다)에 부합되도록 변화시켰다.

따라서, 본 발명은 종합 정보 통신망 가입자가 별도의 망종단 장치를 통하지 않고도, 종합정보 통신망 서비스를 받을수 있도록, 가입자 보드가 종합 정보 통신망 단말기와 직접 인터페이스할 수 있도록 하는 것을 그 목적으로 한다.

이하, 별첨의 도면을 참조로 하여 상세히 설명한다.

제1도는 본 발명의 구성 블록도로서 100은 S 인터페이스부, 200인 PCM 인터페이스부, 300은 D채널 제어부, 400은 클럭 발생부, 500은 RS485 인터페이스부, 600은 CPU (중앙 처리 장치)이다.

종합 정보 통신망 단말기, 또는 단말 어뎁터와 직접 연결되어 기본 속도(192kbps)로 정보를 수신하는 S 인터페이스부(100), 상기 S인터페이스부(100)와 연결되고, 상기 S인터페이스부(100)로부터 수신한 정보 중 B채널 정보만을 PCM 타임 슬롯에 실어 시스템(본 발명이 속한 NT 2 또는 NT 12)의 스위치 매트릭스로 전송하거나 스위치 매트릭스로부터 PCM 정보를 받아 S 인터페이스부(100)로 전송하는 PCM 인터페이스부(200), S인터페이스부(100)에서 PCM 인터페이스부(200)로의 정보 흐름 중에 D채널 정보를 추출하거나, PCM 인터페이스(200)에서 S인터페이스부(100)로의 정보 흐름에 D채널 정보를 삽입하는 D채널 제어부(300), 시스템으로부터 클럭을 받아 이 클럭에 동기된 클럭을 출력하여, S 인터페이스부(100)에 공급하는 클럭 발생부(400), 시스템의 상위 레벨과 D채널 정보를 주고받는 물리적 경로인 RS485 인터페이스부(500), 본 발명을 전체적으로 제어 관리하는 CPU부(600)로 구성되어 있다.

제2도는 제1도중 S인터페이스부(100)와, PCM 인터페이스부(200)와, D채널 제어부(300)의 구체 블록도이다.

S인터페이스부(100)는 8개의 S인터페이스 콘트롤러(110 내지 117), S인터페이스 라인 각각의 과전압 보호회로(120 내지 127), 라인 트랜스포머(140 내지 155), 딥스위치(130 내지 131)로, PCM 인터페이스부(200)는 PCM 인터페이스 콘트롤러로, D채널 제어부(300)는 2개의 D 채널 콘트롤러로 구성되어 있다.

제3도는 제2도 중 8개의 S인터페이스 콘트롤러의 데이터가 멀티플렉스 될 때의 타임 슬록 할당도이며, 제4도는 제3도 중 한 타임 슬롯을 차지하는 프레임 구조도로, B1, B2는 B채널, D는 D채널, C/I는 명령/지시채널, T는 1kbps 트랜스패런트(TRANSPARENT)데이타, E는 모니터 채널 제어를 위한 확장 비트이다.

제5도는 CPU부(600), RS485 인터페이스부(500), 클럭 발생부(400)의 구체 블록도이다.

CPU부(600)는 마이크로 프로세서(610), 래치(621), EPROM(622), SRAM(623)으로 구성된 메모리부(620)와, 디코더(631 내지 633)로 구성된 칩 셀렉트부(630)와, 리셀회로부(640)와, LED 모니터부(650)와, RS232 모니터부(660)로, RS485 인터페이스부(500)는 RS485 수신기(510)와, RS485 송신기(520)로, 클럭발생부(400)는 카운터(420 내지 440)와, 위상 고정 루프(410)와, 앤드 게이트(450)로 구성되어 있다.

상기와 같이 구성된 본 발명의 전체 동작을 설명한다.

시스템(본 발명이 속한 NT2 또는 NT12)에 전원을 공급하면, CPU 부(600)의 리셀회로부(640)에 의해 리셀되고, 마이크로 프로세서(610)는 EPROM(622)에 내장된 프로그램을 이용해 PCM 인터페이스(200)와, D채널 제어부(300)와 시스템을 초기화시키고, 마이크로 프로세서(610)는 상위 레벨에 시스템이 정상임을 알려, 상위 레벨로부터 RS485 인터페이스부(500)를 통해 주기적인 폴링 신호를 받게 된다. 이 폴링 신호에 대해 시스템은 상위 레벨로 보낼 D채널 정보가 있으며, D채널 정보를 보내고, 전송할 정보가 없으면 응답만 하므로써 상위 레벨과의 지속적인 관계가 유지된다. 상위 레벨로 보내는 D채널 정보는 D채널 제어부(300)에 의해 추출된 S인터페이스부(100)로부터의 D채널 정보이다. 상위 레벨도 폴링 신호시 시스템으로 전송할 D채널 정보가 있으면 폴링 신호시 D채널 정보도 실어 보내고, 없으면 폴링 신호만 보낸다.

상위 레벨로부터 수신한 D채널 정보는 D채널 제어부(300)에 의해 삽입되어 S인터페이스부(100)로 보내진다.

종합 정보 통신망 단말기로부터 S인터페이스부(100)를 통해 데이터를 수신할 때, 단말기들로부터 각각 수신한 2B+D의 데이터는 8개의 S인터페이스 콘트롤러(110 내지 117)에 의해 제4도에 도시한 프레임 구조로 제3도와 같이 멀티플렉스되어 PCM 인터페이스부(200)로 진행되고, B 채널 정보는 PCM 인터페이스 콘트롤러(210)에 의해 PCM 타임 슬롯에 실려 tm위치 매트릭스로 진행되며, D채널 정보는 S인터페이스부(100)에서 PCM 인터페이스부(200)로 전송되는 도중에 D채널 제어부(300)에 의해 추출되어 상위 레벨로 전송되기 전까지 SRAM(623)에 저장된다. SRAM(623)에 저장된 D채널 정보는 상위 레벨로부터의 폴링이 접수됐을 때 RS485 인터페이스부(500)를 통해 상위 레벨로 전송된다. 데이터의 흐름이 시스템에서 단말기로 흐를 때는 시스템의 스위치 메트릭스로부터 수신한 B채널이 PCM 인터페이스 콘트롤러(210)에 의해 제4도의 프레임 구조로 제3도와 같이 멀티 플렉스되어 S인터페이스부(100)로 진행되는 도중에 D채널 정보가 D채널 제어부(300)에 의해 삽입되어 완전한 제4도의 프레임 구조를 이루어 S인터페이스부(100)로 전송되어 시스템에 접속된 종합 정보 통신망 단말기 각각에 2B+D의 데이터를 전송한다(이때, 삽입되는 D채널 정보는 상위 레벨로부터 RS485 인터페이스부(500)를 통해 폴링을 수신할 때, 함께 수신되어 SRAM(623)에 잠시 저장된 것이다)S인터페이스부(100)의 딥스위치(130)는 8개의 S인터페이스 콘트롤러(110 내지 117)를 점대점 구조, 또는 점대다점 구조로 셋팅하는데 사용되는 것으로 S인터페이스 콘트롤러 각각에 할당된 2개의 핀 스위치를 홀수번은 '온'으로 하고, 짝수번은 '오프'로 하면, 점대점 구조가 선택되고, 반대로 홀수번은 "오프"로하고, 짝수번은 "온"으로 하면, 접대다점 구조가 선택된다. 따라서 본 발명은 8개의 S인터페이스 콘트롤러를 몇 개는 점대점 구조로, 몇 개는 점대다점 구조로 혼용하여 사용할 수 있다. 이외의 CPU부(600)와, 클럭 발생부(400)는 데이터의 흐름방향에 상관없이 상기에서 설명한 것과 동일하게 동작한다.

상기와 같이 동작하는 본 발명은 소규모 NT2 또는 NT12 등의 교환시스템에 사용할 수있으며, 이 경우 본발명은 종합 정보 통신망 단말기나 단말 어댑터와 직접 인터페이스되어 기본 속도의 종합 정보 통신망 서비스를 가입자에게 제공하는 가입자 보드로 동작한다.

본 발명은 점대점 구조에서는 8대의 단말기를, 점대다점 구조에서는 최대 64대의 단말기를 지원한다. 또한 D채널 통신에는 RS485 루프를, B채널 통신에는 PCM 인터페이스를 사용함으로서 본 발명에 의존하는 인터페이스를 지양하고, 호환성이 높은, 일반적으로 권고된 인터페이스를 사용하였다.

Claims

종합 정보 통신망 단말기, 또는 단말어댑터와 직접 연결되어 기본 속도로 정보를 수신하는 S인터페이스부(100), 상기 S인터페이스부(100)와연결되고, 상기 S인터페이스부(100)로부터 수신한 정보 중 B 채널 정보만을 PCM 타임 슬롯에 실어 시스템(NT 2 또는 NT12)의 스위치 매트릭스로 전송하거나 스위치 매트릭스로부터 PCM 정보를 받아 S인터페이스부(100)으로 전송하는 PCM 인터페이스부(200).

상기 S인터페이스부(100)에서 상기 PCM 인터페이스부(200)로의 정보 흐름 중에 D채널 정보를 추출하거나, 상기 PCM 인터페이스(200)에서 상기 S인터페이스부(100)로의 정보흐름에 D채널 정보를 삽입하는 D채널 제어부(300), 상기 시스템으로부터 클럭을 받아 상기 클럭에 동기된 클럭을 출력하여, 상기 S인터페이스부(100)에 공급하는 클럭 발생부(400), 상기 시스템의 상위 레벨과 D채널 정보를 주고받는 물리적 경로인 RS485 인터페이스부(500), 및 상기의 동작을 전체적으로 제어 관리하는 CPU부(600)를 구비한 것을 특징으로 하는 종합 정보 통신망 S/T인터페이스 가입자 보드.
제1항에 있어서, 상기 S인터페이스부(100)는 8개의 S인터페이스 콘트롤러(110내지 117), 상기 S인터페이스 콘트롤러 각각에 연결된 과전압 보호회로(120 내지 127), 및 상기 과전압 보호회로(120 내지 127)에 연결된 라인 트랜스포머(140 내지 155)를 구비하고 있는 것을 특징으로 하는 종합 정보 통신망 S/T 인터페이스 가입자 보드.
제2항에 있어서, 상기 CPU부(600)는 마이크로 프로세서(610), 상기 마이크로 프로세서(610)에 연결된 메모리 수단(620), 상기 마이크로 프로세서(610)와 상기 메모리 수단(620)에 연결된 칩 셀렉트 수단(640), 및 상기 마이크로 프로세서(610)에 연결된 리셋 회로부(640)를 구비하고 있는 것을 특징으로 하는 종합 정보 통신망 S/T 인터페이스 가입자 보드.
제3항에 있어서, 상기 RS485 인터페이스부(500)는 RS485 수신기(510), 및 RS485 송신기(520)를 구비하고 있는 것을 특징으로 하는 종합 정보 통신망 S/T 인터페이스 가입자 보드.
제4항에 있어서, 상기 클럭 발생부(400)는 상기 시스템 측으로부터의 신호를 수신하는 제1카운터(420), 상기 제1카운터(420)에 연결된 위상 고정 루프(410), 상기 위상 고정 루프(410)에 연결된 제2카운터(430), 및 상기 제2카운터(430)에 연결된 앤드 게이트 수단(450)을 구비하고 있는 것을 특징으로 하는 종합 통신망 S/T 인터페이스 가입자 보드.
제5항에 있어서, 상기 S인터페이스부(100)는 상기 8개의 인터페이스 콘트롤러(110 내지 117)를 점대점 구조, 또는 점대다점 구조로 셋팅하는데 사용하기 위한 딥 스위치(130)를 구비하고 있는 것을 특징으로 하는 종합 정보 통신망 S/T 인터페이스 가입자 보드.