KR950005483B1 - Tft and its making method - Google Patents
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Abstract
Description
제1(a) 및 (b)도는 종래의 박막트랜지스터를 나타내는 단면도.1 (a) and (b) are cross-sectional views showing a conventional thin film transistor.
제2도는 본 발명에 따른 박막트랜지스터의 바람직한 실시예를 도시한 단면도.2 is a cross-sectional view showing a preferred embodiment of a thin film transistor according to the present invention.
제3조는 제2도에 도시된 본 발명에 따른 박막트랜지스터를 제조하기 위한 공정단면도이다.Article 3 is a cross-sectional view of a process for manufacturing a thin film transistor according to the present invention shown in FIG.
<산업상의 이용분야><Industry field of use>
본 발명은 액정표시장치 등의 액티브소자로 이용되는 박막트랜지스터 및 그 제조방법에 관한 것으로서, 특히 에치스토퍼층(보호용 절연막)을 구비한 트랜지스터의 구조를 개선한 바텀 게이트형 박막트랜지스터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a thin film transistor used for an active element such as a liquid crystal display device and a method for manufacturing the same. In particular, a bottom gate type thin film transistor and a method for manufacturing the transistor having an etch stopper layer (protective insulating film) are improved. It is about.
<종래 기술 및 문제점><Prior Art and Problem>
근래에 고품위 TV(high definition TV) 등의 새로운 첨단 영상기기가 개발됨에 따라 평판 표시기에 대한 요구가 대두되고 있다. LCD(liquid-crystal display)는 평판 표시기의 대표적인 기술로써 EL(electro-luminescence)소자, VFD(vacuum-fleorescence display), PDP(plasma dis-play) 등이 해결하지 못한 칼라화, 저전력, 그리고 고속화 등의 문제를 가지고 있지 않다. 이 LCD는 크게 수동형(passive type)과 능동형(active type)의 두가지 형태로 나누어지는데, 능동형 소자는 각 화소 하나 하나를 박막트랜지스터와 같은 능동소자가 제어하게 되어 있어 속도, 시야각, 그리고 대조비(contrast)에 있어서 수동형 LCD보다 휠씬 뛰어나 100만 화소 이상의 해상도를 필요로 하는 HDTV에 가장 적합한 표시기로 나타나고 있다. 이에 따라 박막트랜지스터의 중요성이 부각되면서 이에 대한 연구개발이 심화되고 있다.Recently, with the development of new advanced imaging devices such as high definition TVs, there is a demand for flat panel displays. LCD (liquid-crystal display) is a representative technology of flat panel display, colorization, low power, and high speed that EL-electroluminescence (EL) element, vacuum-fleorescence display (VFD), plasma dis-play (PDP) cannot solve, etc. Does not have a problem. The LCD is divided into two types, passive type and active type. In the active element, each pixel is controlled by an active element such as a thin film transistor, so that the speed, the viewing angle, and the contrast are achieved. Is far superior to passive LCDs, making it the most suitable indicator for HDTVs that require resolutions of 1 million pixels or more. Accordingly, as the importance of thin film transistors is highlighted, research and development on them is intensifying.
현재 LCD 등에서 화소전극의 선택적 구동을 위해 전기적 스위칭 소자로 사용되는 박막트랜지스터에 대한 연구개발은 수율향상에 초점을 맞추어 트랜지스터의 구조개선, 비정질 또는 다결정 실리콘의 특성향상, 전극의 오옴성 접촉 및 저항 그리고 단선 단락 방지 등에 집중되고 있다.Currently, research and development on thin film transistors, which are used as electrical switching elements for selective driving of pixel electrodes in LCDs, focuses on yield improvement, improving the structure of transistors, improving the characteristics of amorphous or polycrystalline silicon, ohmic contact and resistance of electrodes, and It is focused on prevention of disconnection short circuit.
비정질 실리콘 박막트랜지스터 기술은 대면적, 저가격, 양산성을 이유로 더 많은 연구개발이 이루어지고 있다.Amorphous silicon thin film transistor technology is getting more research and development because of the large area, low cost and mass production.
현재 제조라인에서 사용되는 비정질 박막트랜지스터는 게이트의 구조에 따라 크게 두 종류로 나누어진다.Amorphous thin film transistors used in the current manufacturing line is largely divided into two types depending on the structure of the gate.
역 스태거형이라고도 불리우는 바텀 게이트형과 정 스태거형이라고도 하는 탑 게이트(top gate)형이다.The bottom gate type, also called reverse stagger type, and the top gate type, also called forward stagger type.
기판위에 게이트전극을 먼저 형성하는 것을 바텀 게이트형이라 부르며 주종을 이루고 있다. 한편 탑 게이트형은 최초에 박막트랜지스터의 소스, 드레인전극을 형성하는 것으로 현실적으로 누설전류가 크고, 양산성이 결여되는 등의 이유로 많이 사용되지 않고 있다.Forming the gate electrode on the substrate first is called the bottom gate type and forms the main species. On the other hand, the top gate type first forms the source and drain electrodes of the thin film transistor and is not used much because of the fact that the leakage current is large and the productivity is not sufficient.
상기 바텀 게이트형은 다시 두 종류로 구분된다. 제1도는 이 두 종류의 바텀 게이트형 비정질 실리콘 박막트랜지스터의 단면도를 도시한 것이다. 본 명세서에서는 양자를 구별하기 위해 편의상 제1도(a)를 NSI(N+-semiconductor-insulator)방식, 제1도(b)를 ISI(insulator-semiconductor-insulator)방식이라 부르기도 한다.The bottom gate type is divided into two types. FIG. 1 shows a cross-sectional view of these two types of bottom gate amorphous silicon thin film transistors. In the present specification, in order to distinguish between them, FIG. 1 (a) may be referred to as an N + -semiconductor-insulator (NSI) scheme and FIG.
NSI형은 유리기판(1)위에 형성된 게이트전극(2)위에 게이트절연막(3), 반도체(a-Si)층(4) N+층(6)을 연속적으로 형성하는 방식이고, ISI형은 게이트절연막(3), 반도체층(4), 절연막이 에치스토퍼층(5)의 순서로 연속적층하는 방식이다.In the NSI type, the gate insulating film 3 and the semiconductor (a-Si) layer 4 and the N + layer 6 are successively formed on the gate electrode 2 formed on the glass substrate 1. The ISI type is the gate insulating film. (3), the semiconductor layer 4 and the insulating film are stacked in the order of the etch stopper layer 5 in this order.
언급한 두 종류의 바텀 게이트형 박막트랜지스터 중에서 본 발명과 관련이 있는 에치스토퍼(etchstopper)층을 형성시키는 ISI방식(이하, 에치스토퍼형이라 칭함)의 박막트랜지스터를 제1도(b)를 참조하여 설명한다Among the two types of bottom gate type thin film transistors mentioned, an ISI type thin film transistor (hereinafter referred to as an etch stopper type) for forming an etchstopper layer related to the present invention will be described with reference to FIG. 1 (b). Explain
제1도(b)는 종래의 에치스토퍼형 박막트랜지스터의 단면도이다. 이 단면도에 나타낸 바와같이 유리기판(1)위에 게이트전극(2)이 형성되어 있고, 이 위에 게이트절연층(3)과 채널형성을 위한 비정질 실리콘(a-Si)으로 된 반도체층(4)이 차례로 형성되어 있다.FIG. 1B is a cross-sectional view of a conventional etch stopper thin film transistor. As shown in this cross-sectional view, a gate electrode 2 is formed on the glass substrate 1, on which a gate insulating layer 3 and a semiconductor layer 4 made of amorphous silicon (a-Si) for channel formation are formed. It is formed in turn.
상기 반도체층(4)위에 에치스토퍼층(5)이 형성되어 있는데, 이 에치스토퍼층(5)은 후술된다. 상기 에치스토퍼층(5)을 형성한 결과적 구조의 전면에 오믹접촉을 위한 n+형 비정질 실리콘(n+a-Si)막, Al막을 연속적으로 적층한 후, 상기 n+형 비정질 실리콘막과 Al막을 동시에 패터닝하여 오믹층(6) 및 소스, 드레인전극(7)을 형성하여 하나의 박막트랜지스터를 구성한다.An etch stopper layer 5 is formed on the semiconductor layer 4, which is described later. After the n-type amorphous silicon (n + a-Si) film and Al film were sequentially stacked on the entire surface of the resulting structure in which the etch stopper layer 5 was formed, the n + amorphous silicon film and the Al film were formed. At the same time, the ohmic layer 6 and the source and drain electrodes 7 are formed to form one thin film transistor.
여기서, 소스, 드레인전극(7) 형성시에 Al 배선층과 n+형 비정질 실리콘막을 동시에 에칭하게 되는데, 이때 과도에칭에 의해 반도체층(4)이 손상될 수 있다. 이미 언급한 에치스토퍼층(5)은 상기 반도체층(4)의 손상을 방지하기 위한 목적으로 형성되는 것이다. 따라서 이 에치스토퍼층(5)의 형성으로 반도체층(4)을 얇게 형성할 수 있어 광전류를 낮게 억제할 수 있다는 것이 이 에치스토퍼형의 장점이기도 하다.Here, the Al wiring layer and the n + -type amorphous silicon film are simultaneously etched when the source and drain electrodes 7 are formed. In this case, the semiconductor layer 4 may be damaged by overetching. The etch stopper layer 5 already mentioned is formed for the purpose of preventing damage to the semiconductor layer 4. Therefore, it is also an advantage of the etch stopper type that the semiconductor layer 4 can be made thin by the formation of the etch stopper layer 5 and the photocurrent can be reduced.
그러나, 상기한 에치스토퍼형 박막트랜지스터는 구조적으로 두가지 문제점을 안고 있다. 채널부위의 오믹층(6) 제거시 반도체층(4)의 손상을 막기 위해 형성한 에치스터퍼층(5)은 보호용 절연막-통상 Sinx-으로 이루어지기 때문에 상기 오믹층(6)과의 선택비(selectivity ratio)가 상당히 낮다. 또한, 캐리어들의 채널영역을 이루는 반도체층(4)과 캐리어들을 주행시키기 위한 소스, 드레인전극(7)과의 오믹(ohmic)접촉면적이 2△L만큼 줄어든다. 이로 인하여 누설전류가 증가한다는 것이 첫 번째의 문제점이다.However, the etch stopper type thin film transistor has two problems in structure. The etching stepper layer 5 formed to prevent damage to the semiconductor layer 4 when the ohmic layer 6 is removed from the channel portion is made of a protective insulating layer, usually Sin x- , so that the selectivity ratio with the ohmic layer 6 is reduced. (selectivity ratio) is quite low. In addition, an ohmic contact area between the semiconductor layer 4 forming the channel region of the carriers and the source and drain electrodes 7 for driving the carriers is reduced by 2ΔL. This is the first problem that the leakage current increases.
두 번째 문제점은 채널길이가 길어진다는 것이다. 즉 제1도(b)에서도 알수 있는 바와 같이, 에치스토퍼형 구조에서는 제작상 소스, 드레인전극(7)이 에치스토퍼층(5) 위에 형성되어야 하기 때문에 소스, 드레인 전극(7)이 에치스토퍼층(5) 위로 2△L만큼 밀려나와 있고, 이 영역에서는 채널이 두면에 걸쳐서 형성된다.The second problem is that the channel length becomes longer. That is, as can be seen from FIG. 1 (b), in the etch stopper type structure, the source and drain electrodes 7 must be formed on the etch stopper layer 5 in the fabrication process. (5) It is pushed upward by 2ΔL, and in this region, a channel is formed over two surfaces.
두면이란 즉, 게이트전극(2)측의 게이트절연층(3)과 반도체층(4)의 계면 그리고 드레인전극(7)측의 에치스토퍼층(5)과 반도체층(4)의 계면이다. 이 때문에 프로세스의 최소 가공치수를 S라 하면 채널길이는 L=S+2△L이 된다. 따라서, 제1도(a)의 NSI형의 채널길이 L=S보다도 2△L만큼 채널길이가 길어진다.That is, the two surfaces are an interface between the gate insulating layer 3 and the semiconductor layer 4 on the gate electrode 2 side, and an interface between the etch stopper layer 5 and the semiconductor layer 4 on the drain electrode 7 side. Therefore, if the minimum machining dimension of the process is S, the channel length is L = S + 2ΔL. Therefore, the channel length of the NSI type channel length L = S in FIG.
결국, 이러한 종래의 에치스토퍼형 박막트랜지스터는 반도체층(4) 위에 절연성분으로 이루어진 에치스토퍼층(5)이 놓여 채널길이가 증가하게 되고, 오믹층과의 에칭 선택비 문제와 더불어 반도체층과 전극들과의 오믹접촉면적이 감소하기 때문에 고정세 액정표시장치(LCD)의 경우 고속동작의 제한을 받으며, 제조공정의 어려움과 소자크기가 증가되는 문제점이 있다.As a result, in the conventional etch stopper type thin film transistor, an etch stopper layer 5 made of an insulating component is placed on the semiconductor layer 4 to increase the channel length, and the semiconductor layer and the electrode together with the etching selectivity problem with the ohmic layer. In the case of high-definition liquid crystal display (LCD), since the ohmic contact area with the field is reduced, there is a problem in that the manufacturing process is difficult and the size of the device is increased.
이상 설명한 바와 같이 본 발명은, 에치스토퍼층으로 금속박막을 사용함으로써 접촉저항을 감소시킴과 동시에 반도체층과 오믹층과의 에칭 선택비가 크게 증가되어 반도체층에 대한 손상을 제거할 수 있다. 또한, 채널길이를 줄일 수 있어 박막트랜지스터의 동작 스피드가 증가하고, 절연막과 소스, 드레인전극의 오버랩 면적의 감소는 기생용량에 의한 신호전압강하를 줄일 수 있다.As described above, the present invention reduces the contact resistance by using a metal thin film as the etch stopper layer, and greatly increases the etching selectivity between the semiconductor layer and the ohmic layer, thereby eliminating damage to the semiconductor layer. In addition, since the channel length can be reduced, the operating speed of the thin film transistor increases, and the reduction of the overlap area of the insulating film, the source, and the drain electrode can reduce the signal voltage drop due to the parasitic capacitance.
본 발명의 제1목적은 상기한 종래의 문제점을 해결할 수 있는 구조를 가진 박막트랜지스터를 제공하는데 있다.A first object of the present invention is to provide a thin film transistor having a structure that can solve the above-mentioned conventional problems.
본 발명의 제2목적은 상기한 구조의 박막트랜지스터를 효율적으로 제조할 수 있는 제조방법을 제공하는데 있다.A second object of the present invention is to provide a manufacturing method capable of efficiently manufacturing a thin film transistor having the above structure.
<발명의 구성>Composition of the Invention
상기 제1목적을 달성하기 위해, 본 발명은 기판위에 형성된 게이트전극, 상기 기판위에 게이트전극을 절연하기 위하여 전면적으로 형성된 게이트절연막, 상기 게이트절연막 위에 상기 게이트전극보다 큰 길이로 형성된 반도체층, 상기 반도체층 위에 상기 게이트전극의 길이보다 작게 양극산화 가능한 금속으로 형성된 에치스토퍼층, 상기 반도체층 위와 상기 에치스트퍼층의 일부와 오버랩되어 양측에 형성된 오믹층, 상기 오믹층의 내측단과 얼라인되어 오믹층과 게이트절연층 위에 양극산화 가능한 금속으로 형성된 소스 및 드레인 전극 및 상기 소스 및 드레인전극의 일정두께 부분과 상기 소스 및 드레인전극의 내측단부와 얼라인되어 채널부위에 위치한 에치스토퍼층이 양극산화되어 형성된 보호절연층으로 구성됨을 특징으로 한다.In order to achieve the first object, the present invention provides a gate electrode formed on a substrate, a gate insulating film formed entirely on the substrate to insulate the gate electrode, a semiconductor layer formed on the gate insulating film with a length greater than the gate electrode, and the semiconductor. An etch stopper layer formed of an anodizable metal smaller than the length of the gate electrode on the layer, an ohmic layer formed on both sides of the semiconductor layer and overlapping with a portion of the etch stripper layer, and aligned with an inner end of the ohmic layer; A source and drain electrode formed of an anodizable metal on the gate insulating layer, and a certain thickness portion of the source and drain electrodes and the etch stopper layer located at the channel portion aligned with the inner ends of the source and drain electrodes are anodized. It is characterized by consisting of an insulating layer.
상기 제2목적을 달성하기 위한 본 발명의 제조방법은 게이트전극으로 사용될 금속막을 유리기판상에 증착하여 소정두께의 게이트전극패턴을 형성하는 제1공정, 상기 제1공정에서 얻어진 구조위에 게이트절연막, 반도체층, 제1금속막을 단일 챔버내에서 연속증착하는 제2공정, 상기 제2공정에서 얻어진 구조에 대하여 사진식각법에 의해 제1금속막을 패터닝하는 제3공정, 상기 제3공정에서 얻어진 구조위에 n+a-Si의 오믹층을 증착한 후 각 소자간의 분리를 위해 반도체층과 오믹층의 외측부를 반응성 이온에칭으로 제거하는 제4공정, 상기 제4공정에서 얻어진 구조위에 제2금속을 증착하여 소스 및 드레인전극 모양으로 패터닝한 후, 상기 제1금속막을 에치스토퍼로 사용하여 상기 패터닝된 제2금속 사이에 형성되어 있는 n+a-Si막을 반응성 이온에칭하여 제거하는 제5공정 및 상기 제5공정에서 얻어진 구조에 대하여 양극산화법을 이용하여 상기 패터닝된 제2금속의 일부 두께와 채널부위의 제2금속막을 함께 산화시켜 보호층을 형성하는 제6공정으로 이루어지는 것을 특징으로 한다.The manufacturing method of the present invention for achieving the second object is a first step of forming a gate electrode pattern of a predetermined thickness by depositing a metal film to be used as the gate electrode on a glass substrate, a gate insulating film, a semiconductor on the structure obtained in the first step A second step of continuously depositing the layer and the first metal film in a single chamber; a third step of patterning the first metal film by photolithography with respect to the structure obtained in the second step; and n on the structure obtained in the third step. a fourth step of removing the outer layer of the semiconductor layer and the ohmic layer by reactive ion etching to deposit an ohmic layer of + a-Si, and then depositing a second metal on the structure obtained in the fourth step. and the drain electrode is patterned in the form, referred to as the first metal used as an etch stopper to the patterned first is formed between the second metal n + a-Si film with a film of reactive ion Regarding the fifth step and the structure obtained in the fifth step, a sixth step of forming a protective layer by oxidizing a part of the thickness of the patterned second metal and the second metal film on the channel portion together using anodization is performed. It is characterized by.
<실시예><Example>
지금부터 본 발명의 실시예에 따른 박막트랜지스터에 대하여 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, a thin film transistor according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
본 발명에 의한 에치스토퍼형 박막트랜지스터는 제2도에 도시한 바와 같이, 상기 언급한 종래 구조(제1도b)와 커다란 차이가 없는 것 같이 보이지만 실질적으로는 특히, 박막트랜지스터의 에치스토퍼층은 종래의 에치스토퍼층과는 본질적으로 다른 구조와 기능을 갖는다.As shown in FIG. 2, the etch stopper type thin film transistor according to the present invention does not appear to be significantly different from the above-described conventional structure (FIG. 1b), but in particular, the etch stopper layer of the thin film transistor It has a structure and a function which are fundamentally different from the conventional etch stopper layer.
즉, 본 발명이 에치스토퍼층(15)은 채널부위의 n+a-Si의 오믹층(16) 에칭시 하부에 있는 a-Si의 반도체층(14)을 보호하기 위한 기능을 수행함과 동시에 종래 구조에서 문제가 되었던 상기 반도체층(14)과의 에칭 선택비 문제, 채널길이 증가문제, 그리고 접촉저항의 증가문제를 해소한 것이다.That is, the etch stopper layer 15 of the present invention performs a function for protecting the semiconductor layer 14 of a-Si at the bottom when the n + a-Si ohmic layer 16 is etched at the channel portion. The problem of etching selectivity with the semiconductor layer 14, the problem of increasing the channel length, and the problem of increasing the contact resistance, which have been problematic in structure, are solved.
다시 말해, 반도체층(14)과 소스 및 드레인전극(17)과의 접촉저항은 에치스토퍼층(15)을 본질적으로 금속으로 형성시킴으로써 해결된다. 이때, 에치스토퍼층(15)으로 사용가능한 금속은 양극산화가 가능한 금속으로 예를들어, Al등이 사용가능하다. 또한, 소스 및 드레인전극과의 오버랩면적(2△L)을 제외시킨 후에 절연막화 함으로써 실질적인 채널길이(L)는 L=S가 되어 2△L만큼의 채널길이를 줄일 수 있다. 제조공정상에 있어서 문제가 되었던 선택비 역시 오믹층(16)을 구성하는 물질인 n+a-Si과 전혀 다른 재료를 사용하여 에치스토퍼층을 형성함으로써 선택비를 크게 증가시킬 수가 있는 것이다.In other words, the contact resistance between the semiconductor layer 14 and the source and drain electrodes 17 is solved by forming the etch stopper layer 15 essentially of metal. At this time, the metal that can be used as the etch stopper layer 15 is a metal capable of anodizing, for example, Al and the like. In addition, by removing the overlap area (2ΔL) between the source and drain electrodes and forming the insulating film, the substantial channel length L becomes L = S, thereby reducing the channel length by 2ΔL. The selectivity, which was a problem in the manufacturing process, can also greatly increase the selectivity by forming an etch stopper layer using a material completely different from n + a-Si, which is a material constituting the ohmic layer 16.
다음에 상기한 구조를 갖는 에치스토퍼형 박막트랜지스터를 제조하는 방법을 제3도(a) 내지 (f)를 참조하여 상세히 설명한다. 본 발명에 의한 박막트랜지스터 제조방법은 대체로 6개의 공정으로 나누어지는데, 이를 한 공정씩 나누어 설명한다. 각 공정은 제3도(a)∼(f)에 해당한다.Next, a method of manufacturing an etch stopper type thin film transistor having the above structure will be described in detail with reference to FIGS. 3A to 3F. The thin film transistor manufacturing method according to the present invention is generally divided into six processes, which will be described by dividing them one by one. Each process corresponds to FIG. 3 (a)-(f).
제3도(a)에 도시된 제1공정은 게이트전극(12)을 형성하는 공정으로서, 먼저 기판(11) 세정후 금속박막을 증착하여 소정두께의 게이트전극패턴을 형성한다. 이때 사용되는 기판으로는 코닝(Corning) 7059 유리를 사용하였으며, 상기 게이트전극을 구성하는 금속으로 Al, Ta, W, Cr등의 고융점 금속을 사용하였다.The first process shown in FIG. 3A is a process of forming the gate electrode 12. First, after cleaning the substrate 11, a metal thin film is deposited to form a gate electrode pattern having a predetermined thickness. In this case, Corning 7059 glass was used as the substrate, and high melting point metals such as Al, Ta, W, and Cr were used as the metal constituting the gate electrode.
제3도(b)에 도시된 제2공정은 제1공정에서 얻어진 샘플위에 SiO2또는 SiNx의 게이트절연막(13), a-Si 또는 poly-Si의 반도체층(14), 에치스토퍼용 금속박막을 단일 챔버내에서 연속적으로 증착하는 공정으로서, 플라즈마 화학기상증착(PECVD) 방법을 이용한다. 이때, 상기한 SiNx막의 증착온도는 350℃, 유량은 SiH4/NH3/H2/N2를 42/500/500/1500(sccm), 압력은 90Pa였다. a-Si막은 275℃, 유량은 SiH4/H2를 60/500(sccm), 압력은 100Pa 이였으며 n+a-Si막은 275℃, 유량은 SiH4/H2/PH3(1%)를 200/600/200(sccm), 압력은 110Pa였다.The second step shown in FIG. 3 (b) is a gate insulating film 13 of SiO 2 or SiN x , a semiconductor layer 14 of a-Si or poly-Si, an etch stopper metal on the sample obtained in the first step. As a process of depositing a thin film continuously in a single chamber, a plasma chemical vapor deposition (PECVD) method is used. At this time, the deposition temperature of the SiN x film was 350 ° C, the flow rate was 42/500/500/1500 (sccm) in SiH 4 / NH 3 / H 2 / N 2 , and the pressure was 90 Pa. The a-Si film was 275 ℃, the flow rate was SiH 4 / H 2 at 60/500 (sccm), the pressure was 100Pa, the n + a-Si film was 275 ℃, and the flow rate was SiH 4 / H 2 / PH 3 (1%) 200/600/200 (sccm) and the pressure was 110 Pa.
그후 제3도(ㅊ)에 도시된 제3공정은 상기 제2공정에서 얻어진 샘플에 대하여 사진식각법에 의해 에치스토퍼패턴(15)을 형성하는 공정으로서, 상기 게이트전극(12)의 길이보다는 적은 폭으로 형성한다.Thereafter, the third step shown in FIG. 3 (g) is a step of forming the etch stopper pattern 15 by photolithography on the sample obtained in the second step, which is smaller than the length of the gate electrode 12. To form a width.
제3도(d)에 도시된 제4공정에서는 상기 제3공정에서 얻어진 샘플위에 n+a-Si의 오믹층(16)을 PECVD방법으로 증착한 후, 각 소자간의 분리(isolation)를 위해 상기 반도체층(14)과 오믹층(16)의 특정한 영역을 반응성 이온에칭(Reactive Ion Etching)을 이용하여 제거한다.In the fourth process shown in FIG. 3 (d), an n + a-Si ohmic layer 16 is deposited on the sample obtained in the third process by PECVD, and then, for isolation between the devices. Specific regions of the semiconductor layer 14 and the ohmic layer 16 are removed using reactive ion etching.
그후 제3도(e)에 도시된 바와 같이 제5공정(e)은 상기 제4공정에서 얻어진 샘플위에 금속을 증착하여 소스 및 드레인전극(17)을 형성하는 공정으로서, 이때 채널부위 즉 소스와 드레인전극 사이에 남아있는 n+a-Si막을 반응성 이온에칭방법을 이용하여 제거한다. 또한, 상기 소스 및 드레인전극(17)을 구성하는 금속막의 재료는 에치스토퍼층(15)과 같은 양극산화 가능한 금속을 사용한다. 그 이유는 후술되는 제6공정에서의 양극산화시 에치스토퍼 금속과 함께 소스 및 드레인전극의 일부도 동시에 양극산화시킴으로써 부가적인 절연층의 형성단계를 제거하기 위함이다. 본 실시예에서는 비저항치가 낮고 양극산화막인 Al2O3막의 뛰어난 절연특성등의 이유로 Al금속을 사용하였다.Then, as shown in FIG. 3 (e), the fifth process (e) forms a source and a drain electrode 17 by depositing a metal on the sample obtained in the fourth process, wherein the source region and the drain electrode 17 are formed. The n + a-Si film remaining between the drain electrodes is removed by using a reactive ion etching method. As the material of the metal film constituting the source and drain electrodes 17, an anodizable metal such as the etch stopper layer 15 is used. The reason for this is to eliminate an additional step of forming an insulating layer by simultaneously anodizing a part of the source and drain electrodes together with the etch stopper metal during anodization in the sixth step described below. In this embodiment, Al metal is used because of low resistivity and excellent insulating properties of Al 2 O 3 film, which is an anodized film.
끝으로 제3도(f)에 도시된 제6공정은 상기 제5공정에 의해 형성된 샘플에 대하여 양극산화법을 이용하여 보호절연층(18)을 형성하는 공정으로서, 소스 및 드레인전극(17)의 일부 두께와 채널부위의 에치스토퍼 금속을 함께 양극산화시켜 절연막화된 보호층을 형성하는 공정이다. 이때, 양극산화되는 산화막의 두께는 상기 제3도(c)의 제3공정을 통하여 형성된 에치스토퍼층(15)의 두께가 되도록 제어한다. 양극산화를 위한 전해액으로 암모니움 타르트래이트(NH4)2C4H4O6)를 탈이온수에 용해(3.6g:36:1)시켜 사용하였다.Finally, the sixth step shown in FIG. 3 (f) is a step of forming the protective insulating layer 18 using the anodization method on the sample formed by the fifth step. A process of forming an insulating film by anodizing a portion of the thickness and the etch stopper metal of the channel portion together. At this time, the thickness of the oxide film to be anodized is controlled to be the thickness of the etch stopper layer 15 formed through the third process of FIG. Ammonium tartrate (NH 4 ) 2 C 4 H 4 O 6 ) was dissolved in deionized water (3.6 g: 36: 1) as an electrolyte for anodization.
이때 대응전극으로는 상기 유리기판(11)과 같은 크기의 스테인레스 스틸판을 사용하였다.In this case, a stainless steel plate having the same size as the glass substrate 11 was used as the corresponding electrode.
이와같은 공정을 통하여 형성된 샘플을 최종적으로 200℃, H2분위기에서 30분 동안 어닐링함으로써 제2도에 도시된 에치스토퍼형 박막트랜지스터가 완성된다.The etch stopper type thin film transistor shown in FIG. 2 is completed by annealing the sample formed through this process for 30 minutes at 200 ° C. and H 2 atmosphere.
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