Claims (6)
액세스 스위칭 프로세서 장치(10)에 연결되는 제어망(20), 상기 제어망에 연결되는 공통선 신호장치(100), 상기 공통선 신호장치(100)에 연결되는 타임스위치(60)로 구성되되, 상기 공통선 신호 장치(100)는 상기 제어망(20)에 연결되는 다수의 신호 메시지 처리 프로세서장치(30l 내지 30n), 상기 다수의 신호 메시지 처리 프로세서장치(30l 내지 30n)에 연결되는 신호 단말망(40), 상기 신호 단말망(40)과 상기 타임 스위치(60)에 연결되는 다수의 신호 단말 그룹 장치(50l 내지 50n)로 구성되는 하드웨어에 있어서, 상기 공통선 신호 장치(100)의 신호메시지 처리 프로세서 장치(30l 내지 30n)는; 상기 다수의 신호메시지 처리 프로세서장치(30l 내지 30n)의 OS 및 응용 프로그램이 탑재되고 외부와의 인터페이스 기능은 프로세서 시스템 버스(24)의 마스터로서의 통신 기능 및 내부 기능상 에러발생시 경보장치로 경보신호를 송출하는 주프로세서(22), 상기 주프로세서(22)의 로드를 줄이기 위해 상기 제어망(20)과의 정합을 위한 통신 프로세서로서, 상기 제어망(20)과는 메시지 송수신을 전담하고 상기 주프로세서(22)와의 통신을 위해 프로세서 시스템버스(24)와의 인터페이스 기능 및 기능상 에러 발생시 상기 경보장치로 경보신호를 송출하는 제어망 정합 통신 프로세서(21)를 구비하고 있는 것을 특징으로 하는 신호 정합 통신 프로세서.Consists of a control network 20 connected to the access switching processor device 10, a common line signal device 100 connected to the control network, a time switch 60 connected to the common line signal device 100, The common line signal device 100 includes a plurality of signal message processing processor devices 30l to 30n connected to the control network 20, and a signal terminal network connected to the plurality of signal message processing processor devices 30l to 30n. (40), in the hardware consisting of a plurality of signal terminal group devices (50l to 50n) connected to the signal terminal network (40) and the time switch (60), a signal message of the common line signal device (100) Processing processor devices 30l to 30n; The OS and application programs of the plurality of signal message processing processor devices 30l to 30n are mounted, and the interface function with the outside transmits an alarm signal to an alarm device when an error occurs due to a communication function as a master of the processor system bus 24 and an internal function. The main processor 22, a communication processor for matching with the control network 20 to reduce the load of the main processor 22, the control network 20 is dedicated to the transmission and reception of messages and the main processor ( 22. A signal matching communication processor, comprising: a control network matching communication processor (21) for transmitting an alarm signal to the alarm device when an error occurs in interface with a processor system bus (24) for communication with the processor system bus (24).
제1항에 있어서, 상기 주프로세서(22)는; 전체적인 제어 기능을 수행하는 중앙처리부(31), 상기 중앙처리부(31)에 연결되고 상기 (21),(23)에 연결되며 레벨1에서 레벨7까지의 인터럽트를 처리하는 인터럽트 제어부(32), 상기 중앙처리부(31)에 연결되며 DRAM으로 구성되어 데이타 비트 에러를 검출하는 시스템 메모리부(33), 상기 중앙처리부(31)에 연결되고 상기 (21),(23)에 연결되어 데이타 신호가 프로세서 상호간에 입출력되어 상기 프로세서 시스템 버스(24)를 통한 통신 기능을 수행하는 프로세서(34), 상기 중앙처리부(31)에 연결되어 각 통신 프로세서에서 입력되는 경보신호를 감시하고, 자체 상태를 감지하여 경보장치로 송출하는 고장 감시부(35)를 구비하고 있는 것을 특징으로 하는 신호 정합 통신 프로세서.The system of claim 1, wherein the main processor (22); A central processing unit (31) which performs an overall control function, an interrupt control unit (32) which is connected to the central processing unit (31), and which is connected to the (21) and (23) and processes interrupts from level 1 to level 7, A system memory unit 33 connected to the central processing unit 31 and configured to DRAM to detect a data bit error, and connected to the central processing unit 31 and to the (21) and (23) so that data signals can be A processor 34 which is connected to the processor 34 and the central processing unit 31 to perform input / output communication with the processor system bus 24, monitors an alarm signal input from each communication processor, and detects its own state. And a failure monitoring unit (35) for sending out signals.
제1항에 있어서, 신호 단말망 정합 통신 프로세서(23)는; 전체 프로세서 장치를 제어하는 중앙 처리부(41), 상기 중앙 처리부(41)에 연결되어 프로세서장치(23)에서 발생하는 각종 인터럽트를 처리하는 기능을 수행하는 인터럽트 제어부(42), 상기 중앙처리부(41)에 연결되어 상기 주프로세서(22)와의 어드레스 및 데이터 교환 기능을 수행하는 DPRAM부(46), 상기 중앙처리부(41)와 상기 인터럽트 제어부(42)에 연결되어 자체 프로세서 장치에서 발생하는 경보상태를 경보장치에 통보해 주는 기능을 수행하는 고장 감시부(43), 상기 중앙처리부(41), DPRAM부(46), 인터럽트 제어부(42)에 연결되어 상기 신호단말망(40)과의 데이터 송수신 기능 절차를 수행하는 주변장치 제어부(44), 상기 중앙처리부(41), DPRAM부(46)에 연결되어 상기 주프로세서(22)와의 인터페이스 기능을 수행하는 프로세서 시스템버스 인터페이스부(47), 상기 중앙처리부(41)에 연결되어 24비트의 어드레스를 디코드하여 상기 DPRAM부(46), 주변장치제어부(44), 프로세서 시스템버스 인터페이스부(47)에 있는 레지스터 및 각종 디바이스들을 선택하는 기능을 수행하는 어드레스 디코드부(45)를 구비하고 있는 것을 특징으로 하는 신호 정합 통신 프로세서.The signal terminal network matching communication processor (23) according to claim 1; A central processing unit 41 for controlling the entire processor device, an interrupt control unit 42 connected to the central processing unit 41 to perform a function for processing various interrupts generated by the processor device 23, the central processing unit 41 Is connected to the DPRAM unit 46 which performs an address and data exchange function with the main processor 22, and is connected to the central processing unit 41 and the interrupt control unit 42 to alarm an alarm state occurring in its own processor device. A procedure for transmitting / receiving data with the signal terminal network 40 connected to the fault monitoring unit 43, the central processing unit 41, the DPRAM unit 46, and the interrupt control unit 42, which performs a function of notifying a device. A processor system bus interface unit 47 connected to the peripheral unit controller 44, the central processing unit 41, and the DPRAM unit 46 to perform an interface function with the main processor 22, and the central unit. An address connected to the unit 41 to decode a 24-bit address to select a register and various devices in the DPRAM unit 46, the peripheral device controller 44, and the processor system bus interface unit 47. A signal matching communication processor, comprising: a decode section (45).
제3항에 있어서, 상기 중앙처리부(41)는; 전체적인 제어를 처리하는 CPU(51), 기본 기능을 수행하도록 프로그램을 실장한 롬(52), 프로그램 수행상 필요한 데이터 저장을 위한 램(53), 타이머 기능과 16개의 인터럽트 포트를 지원하는 다기능 디바이스 및 리세트 신호와 클럭 신호를 공급하는 주변회로(55), 각종 타이머와 외부 모니터를 위한 모니터 포트 및 8개의 인터럽트 포트를 지원하는 MFP(54)를 구비하되, 각 기능부는 어드레스버스와 데이타 버스와 제어 버스를 통해 동일하게 묶여있는 것을 특징으로 하는 신호 정합 통신 프로세서.The method of claim 3, wherein the central processing unit (41); CPU 51 which handles the overall control, ROM 52 that implements the program to perform basic functions, RAM 53 for storing data necessary for program execution, a multifunction device that supports timer functions and 16 interrupt ports, and Peripheral circuit 55 for supplying reset and clock signals, monitor ports for various timers and external monitors, and MFP 54 supporting eight interrupt ports, each of which has an address bus, a data bus, and a control Signal matching communication processor characterized in that the same grouping over the bus.
제3항에 있어서, 상기 인터럽트 제어부(42)는; MC68020 마이크로프로세서를 사용한 것을 특징으로 하는 신호 정합 통신 프로세서.The method of claim 3, wherein the interrupt control section 42; A signal matching communication processor using an MC68020 microprocessor.
제3항에 있어서, 상기 프로세서 시스템 버스 인터페이스부(47)는, 상기 프로세서 시스템 버스(24)에 연결되어 상기 어드레스 디코드부(45)로 부터의 각 디바이스 선택신호를 입력받아 버퍼제어 신호를 출력하는 버퍼제어회로(71), 상기 버퍼제어회로(71)로 부터의 제어신호에 따라 상기 중앙처리부(41)로 부터 어드레스 버스를 통한 어드레스신호를 입력받고 데이타 버스로는 상호간 데이타를 송수신하는 제1데이타/어드레스 버퍼(72), 상기 버퍼제어회로(71)로 부터의 제어신호를 입력받고 프로세서 시스템 버스(24)를 통해 어드레스신호를 입력받고, 데이타, 페리티 신호를 송수신하는 제2데이타/어드레스 버퍼(76), 상기 버퍼 제어회로(71)의 버퍼 제어신호를 입력받고 상기 제1, 제2데이타/어드레서버퍼(72,76)에 데이타 버스로 연결되는 레지스터(75), 상기 데이타/어드레스버퍼(72,76)와 상기 레지스터(75)에 데이타 버스로 연결되는 패리티 발생/검사회로(74), 상기 패리티 발생/검사회로(74)에 데이타 버스로 연결되고, 상기 데이타/어드레스버퍼(72,76)에 어드레스 버스로 연결되어 슬레이브 모드로 액세스 시키는 DPRAM(73)을 구비하고 있는 것을 특징으로 하는 신호 정합 통신 프로세서.4. The processor system bus interface of claim 3, wherein the processor system bus interface unit 47 is connected to the processor system bus 24 to receive a device selection signal from the address decoder 45 to output a buffer control signal. First data for receiving an address signal through the address bus from the central processing unit 41 according to a control signal from the buffer control circuit 71 and the buffer control circuit 71 and transmitting and receiving data to and from the data bus. Second data / address buffer which receives the control signal from the address buffer 72 and the buffer control circuit 71, receives the address signal through the processor system bus 24, and transmits and receives data and a parity signal. A register 75 which receives a buffer control signal of the buffer control circuit 71 and is connected to the first and second data / address servers 72 and 76 by a data bus; A parity generation / checking circuit 74 connected to an address buffer 72 and 76 and the register 75 by a data bus, and a data bus connected to the parity generation / checking circuit 74, wherein the data / address buffer ( And a DPRAM (73) coupled to the address bus for access in the slave mode.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.