KR950003389Y1 - Word-line driving circuit of dram - Google Patents
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Abstract
내용 없음.No content.
Description
제1도 내지 2도는 종래의 디램 워드라인 구동회로 및 파형도.1 to 2 are conventional DRAM word line driver circuits and waveform diagrams.
제3도는 본 고안에 따른 디램 워드라인 구동회로도.3 is a DRAM word line driving circuit diagram according to the present invention.
제4도는 본 고안에 따른 타이밍도.4 is a timing diagram according to the present invention.
제5도는 본 고안에 따른 다른 실시예의 디램 워드라인 구동회로도.Figure 5 is a DRAM word line driving circuit diagram of another embodiment according to the present invention.
제6도는 본 고안에 따른 다른 실시예의 타이밍도.6 is a timing diagram of another embodiment according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 제1레벨 시프트회로 20 : 낸드회로10: first level shift circuit 20: NAND circuit
30 : 제2레벨 시프트회로 40 : 워드라인 구동회로30: second level shift circuit 40: word line driver circuit
41 : 인버터회로 50 : 어드레스 전송회로41: inverter circuit 50: address transfer circuit
INV1,INV2 : 인버터 FET1~FET11 : 전계효과 트랜지스터INV1, INV2: Inverter FET1 ~ FET11: Field Effect Transistor
WL : 워드라인WL: wordline
본 고안은 디램(DRAM)에 관한 것으로서, 특히 전력 소모가 적으면서 처리속도를 향상시키고 레이아웃 면적을 최소화하도록 하는 디램의 워드라인 구동회로에 관한 것이다.The present invention relates to a DRAM, and more particularly, to a word line driving circuit of a DRAM that improves processing speed and minimizes layout area with low power consumption.
일반적으로 디램에 있어서 하나의 셀을 지정하기 위해 다수의 셀이 연결되어 있는 선택된 워드라인에 Vcc전위보다 높은 전위(Vcc+Vt)를 인가하게 된다.In general, in order to designate one cell in a DRAM, a potential (Vcc + Vt) higher than the Vcc potential is applied to a selected word line to which a plurality of cells are connected.
즉, 제1도 내지 제2도는 종래의 워드라인 구동회로도로서, 제1a도는 프리디코딩(predecoding)신호(/RF)에 의해 Vpp 레벨로 상승시키는 제1레벨 시프트회로(10)와, 프리 디코드 로우 어드레스신호(RA0~RAn)를 조합하는 낸드회로(20) 및 이의 신호를 반전시키는 인버터(INV2)로 이루어진 어드레스 전송회로(50)와, 상기 어드레스 전송회로(50)의 출력에 따라 Vpp 레벨로 상승시키는 제2레벨 시프트회로(30)와, 상기 제1, 제2 레벨 시프트회로(10)(30)의 출력단에 연결되어 선택된 워드라인(WL)에 Vpp 전원을 공급하는 워드라인 구동회로(40)로 구성되며 이 구동회로의 출력 Vpp는 Vcc 보다 Vt이상의 높은 전위를 갖는 파워레벨을 가진다.That is, FIGS. 1 to 2 are conventional word line driver circuit diagrams, and FIG. 1A is a first level shift circuit 10 for raising the Vpp level by a predecoding signal (/ RF) and a pre-decode row. An address transfer circuit 50 comprising a NAND circuit 20 for combining the address signals RA 0 to RAn and an inverter INV2 for inverting the signal, and a Vpp level according to the output of the address transfer circuit 50. A second level shift circuit 30 to be raised and a word line driver circuit 40 connected to the output terminals of the first and second level shift circuits 10 and 30 to supply Vpp power to the selected word line WL. The output circuit Vpp of this driving circuit has a power level having a potential higher than Vcc higher than Vcc.
즉, 프리 디코더 로우 어드레스신호(RAO~RAn)는 어드레스의 조합에 따라 1개의 워드라인에만 Vpp의 전위를 갖게 하고, 나머지는 그라운드 전압을 갖게 한다.In other words, the predecoder row address signals RA O to RAn have the potential of Vpp only in one word line according to the combination of addresses, and the rest of the pre-decoder row address signals RA O to RAn.
따라서 로우 어드레스신호의 RAO~RAn이 모두 “하이”레벨이고 /RF신호가 “로우”일 때 워드라인 구동회로(40)의 피모스(PMOS) 전계효과 트랜지스터(FET)에 의하여 워드라인(WL)에 Vpp 전압이 전달되어진다.Therefore, when both RA O to RAn of the row address signal are at the "high" level and the / RF signal is at the "low", the word line WL is formed by the PMOS field effect transistor (FET) of the word line driver circuit 40. The Vpp voltage is delivered to
즉, b도에 도시된 타이밍도와 같이 프리 디코딩신호인 로우 어드레스 신호( RAO~RAn)는 역시 프리 디코딩 신호인/RF 신호보다 속도가 느린 신호이므로 실제로 동작시 워드라인(WL)이 “하이” (Vpp레벨)로 될 때에는 로우 어드레스신호(RAO~RA4)에 의해서 콘트롤 되고, “로우” (Vss레벨)로 될 경우에는 /RF 신호에 의해서 콘트롤 되며, 워드라인 구동회로(40)의 워드라인(WL)에 연결된 /RF 입력의 엔모스(NMOS) 전계효과 트랜지스터(FET2)는 /RF신호가 “하이”레벨로 될 때 워드라인(WL)을 “로우”로 해 주기 위한 것이다.That is, since the row address signals RA O to RAn, which are pre-decoded signals, are also slower than the pre-decoded / RF signals, as shown in the timing diagram of FIG. B, the word line WL is “high” when actually operating. When it is at (Vpp level), it is controlled by the row address signals (RA O to RA 4 ), when it is at "low" (Vss level), it is controlled by the / RF signal, and the word of the word line driver circuit 40 is controlled. The NMOS field effect transistor (FET2) of the / RF input connected to the line WL is for bringing the word line WL to "low" when the / RF signal goes to the "high" level.
또한, 제2a도는 또 다른 종래의 워드라인 구동회로도로서, /RF 신호에 의해 Vpp 레벨로 상승시키는 제1레벨 시프트회로(10)와, 로우 어드레스신호( RAO~RAn)를 조합하는 낸드회로(20) 및 이의 신호를 반전하는 인버터(INV2)로 구성되는 어드레스 전송회로(50)와, 엔모스 FET로만 구성되고 상기 어드레스 전송회로(50)의 신호에 의해 동작되는 워드라인 구동회로(40)로 구성되어 있다.FIG. 2A is another conventional word line driver circuit diagram, wherein a first level shift circuit 10 for raising to a Vpp level by a / RF signal and a NAND circuit combining row address signals RA O to RAn ( 20) and an address transfer circuit 50 composed of an inverter INV2 that inverts its signal, and a word line driver circuit 40 composed only of an NMOS FET and operated by a signal of the address transfer circuit 50. Consists of.
이러한 방식은 A노드의 전위가 “하이”레벨이 될 때 커플링 캐패시턴스 의해 B노드의 전위가 Vpp 보다 Vt이상 높아지게 되면 A노드의 Vpp 전위가 워드라인(WL)에 제대로 전달되게 된다.In this method, when the potential of the node A becomes “high” level, if the potential of the node B becomes higher than Vpp by more than Vpp due to the coupling capacitance, the Vpp potential of the node A is properly transferred to the word line WL.
즉, b도에 도시된 바와같이 B노드의 신호가 A노드 부분보다 반드시 먼저 “하이”레벨이 되어야 한다.That is, the signal of node B must be at the "high" level before the node A, as shown in FIG.
따라서 A노드의 신호는 일부러 3~4nSec 느리게 콘트롤되어야 하고, 워드라인(WL)은 A노드의 신호에 의하여 “하이”가 되므로 스피드상에 손해가 발생된다.Therefore, the signal of the node A must be controlled slowly 3 to 4 nSec, and the word line WL becomes “high” by the signal of the node A, thereby causing a loss in speed.
이러한 종래의 워드라인 구동회로는 전자의 경우 과다한 전력소모가 발생된다. 즉, 워드라인에 존재하는 많은 기생 캐패시턴스를 고려할 때 워드라인 드라이브회로의 피모스는 엔모스에 비하여 적은 드라이브 능력을 고려하면 상당히 크게 설계되어야 하고, 따라서 A노드 부분의 캐패시턴스도 크게 될 뿐만 아니라 /RF 신호에 의하여 A노드가 차지 또는 디스차지될 때 Vpp의 로딩이 크게되는 문제가 발생된다.In the conventional word line driving circuit, excessive power consumption occurs in the former case. In other words, considering the many parasitic capacitances present in the word line, the PMOS of the word line drive circuit should be designed considerably larger in consideration of the smaller drive capability compared to the NMOS, so that the capacitance of the A node portion is also large and / RF. A problem arises in that the loading of Vpp becomes large when the A node is charged or discharged by the signal.
또한, 후자의 경우에는 B노드의 전위가 매우 높기 때문에 (Vpp+Vt이상) 엔모스 전계효과 트랜지스터의 게이트에 이상이 생길 가능성이 많을 뿐만 아니라 B노드의 신호가 A노드의 신호보다 빨리 유입되어야 하므로 A노드의 신호를 고의적으로 지연시키게 되며 이로 인해 스피드 손실이 발생하는 문제점이 야기되는 것이다.Also, in the latter case, since the potential of the B node is very high (Vpp + Vt or more), the gate of the NMOS field effect transistor is likely to have an abnormality. Intentionally delaying the A-node signal, which causes a problem of speed loss.
본 고안은 상기와 같은 문제점을 해결하기 위하여 저력 소모를 현저히 줄이고, 차지 및 디스차지의 속도를 향상시키도록 한 것으로서, 본 고안의 목적은 프리 디코딩신호에 의해 Vpp 레벨로 상승시키는 제1레벨 시프트회로와, 상기 제1레벨 시프트회로 및 어드레스 전송회로의 출력신호에 의해 워드라인에 제어신호를 인가하는 워드라인 구동회로가 포함된 디램의 워드라인 구동회로에 있어서, 상기 워드라인 구동회로는 워드라인에 Vpp 전원을 공급하는 인버터회로와, 상기 제1레벨 시프트의 출력단에 연결되어 워드라인 “하이”일때 프리 디코딩신호를 인버터회로에 공급하는 FET5와, 상기 제1레벨 시프트회로 및 어드레스 전송회로의 신호에 의해 인버터회로로 공급되는 신호를 제어하는 FET6, FET7과, Vpp단과 인버터회로 사이에 연결되어 워드라인이 “로우”인 경우 지속적으로 현재 상태가 유지되도록 하는 FET8과, 상기 FET5, FET6, FET7은 직렬 접속시키고, 인버터회로의 출력 단에 연결된 워드라인을 FET5, FET8의 게이트단에 연결시켜서 되는 디램의 워드라인 구동회로를 제공하는 데 있다.In order to solve the above problems, the present invention significantly reduces the power consumption and improves the speed of charge and discharge, and an object of the present invention is to increase the Vpp level by a pre-decoded signal to a first level shift circuit. And a word line driver circuit for applying a control signal to a word line by an output signal of the first level shift circuit and the address transfer circuit, wherein the word line driver circuit is connected to a word line. An inverter circuit for supplying Vpp power, an FET 5 connected to an output terminal of the first level shift and a pre-decoded signal to the inverter circuit when the word line is "high", and a signal of the first level shift circuit and the address transmission circuit. Connected between the FET6 and FET7 controlling the signal supplied to the inverter circuit and between the Vpp stage and the inverter circuit. In case of "R", FET8 which maintains the current state continuously and FET5, FET6, FET7 are connected in series and word line of DRAM which is connected to the gate terminal of FET5, FET8 by connecting the word line connected to the output terminal of inverter circuit. It is to provide a driving circuit.
이하 첨부된 도면에 의해 상세히 설명하면 다음과 같다.Hereinafter, described in detail by the accompanying drawings as follows.
제3도는 본 고안의 디램의 워드라인 구동회로도로서, 제1 레벨 시프트(10) 출력단은 FET5의 드레인단에 연결되고, 프리 디코더인 /RF 신호는 인버터(INV1)를 통해 FET6의 게이트단에 연결되며, 로우 어드레스신호( RAO~RAn)는 어드레스 전송회로(50)인 낸드회로(20)와, 인버터(INV2)를 거쳐 FET7의 게이트에 연결되고, 상기 FET6~FET7은 상호 직렬 접속되어 있다.3 is a word line driving circuit diagram of the DRAM according to the present invention, and the output terminal of the first level shift 10 is connected to the drain terminal of the FET5, and the / RF signal, which is a free decoder, is connected to the gate terminal of the FET6 through the inverter INV1. The row address signals RA O to RAn are connected to the gate of the FET 7 via the NAND circuit 20, which is the address transfer circuit 50, and the inverter INV2, and the FETs 6 to FET 7 are connected in series.
또한, Vpp가 인가되고 FET9, FET10이 직렬 접속된 인버터회로(41)를 구성하되, Vpp전원은 FET8을 통하여 인버터회로(41)의 FET9, FET10의 게이트단과, FET5, FET6의 드레인, 소스단 사이에 연결되고 있고, 인버터회로(41)의 출력단에 연결된 워드라인(WL)에는 FET8의 게이트에 접속됨과 동시에 FET5이 게이트단에 접속되어 있다.In addition, Vpp is applied to constitute an inverter circuit 41 in which FET9 and FET10 are connected in series, and the Vpp power source is connected between the gate terminal of FET9 and FET10 of the inverter circuit 41 and the drain and source terminals of FET5 and FET6 through FET8. Is connected to the gate of FET8 and FET5 is connected to the gate of the word line WL connected to the output terminal of the inverter circuit 41.
제4도는 본 고안의 타이밍도이다.4 is a timing diagram of the present invention.
상기와 같이 이루어진 본 고안은 프리 디코딩신호인 로우 어드레스 신호( RAO~RAn)는 어드레스 전송회로(50)의 낸드회로(20)와 인버터(INV2)를 거쳐 워드라인 구동회로(40)의 엔모스인 FET7의 게이트에 인가되고, 역시 프리 디코딩 신호의 /RF 신호는 Vcc에서 Vpp로 파워 레벨을 높여주는 제1레벨 시프터(10)를 거쳐 워드라인 구동회로(40)의 FET5 소스단에 인가되며, 상기 FET5는 워드라인(WL)의 입력을 받게 되고, 또한 /RF 신호는 제1레벨 시프트회로(10)인 인버터(INV1)를 거쳐 워드라인 구동회로(40)의 FET6 게이트단에 인가된다.According to the present invention made as described above, the row address signals RA O to RAn, which are pre-decoded signals, are NMOS of the word line driving circuit 40 via the NAND circuit 20 of the address transmission circuit 50 and the inverter INV2. Is applied to the gate of the FET7, and the / RF signal of the pre-decoded signal is applied to the FET5 source terminal of the word line driving circuit 40 via the first level shifter 10 for raising the power level from Vcc to Vpp. The FET5 receives the input of the word line WL, and the / RF signal is applied to the gate terminal of the FET6 of the word line driving circuit 40 through the inverter INV1, which is the first level shift circuit 10.
이러한 상태에서 로우 어드레스신호( RAO~RAn)가 모두 “하이”상태로 되면 어드레스 전송회로(50)에 의해 “하이”가 출력되며, 프리 디코딩신호(/RF)가 “로우”로 될 경우 인버터(INV1)에 의해 “하이”로 반전되어 FET7, FET6는 모두 턴온이 되어 A노드 전위가 “로우”가 되므로 인버터(41)를 구성하는 FET9를 턴온시킴에 따라 Vpp가 워드라인(WL)으로 전달되어 워드라인은 “하이”레벨이 된다.In this state, when the row address signals RA O to RAn are all in the "high" state, "high" is output by the address transmission circuit 50, and when the pre decoding signal (/ RF) is "low", the inverter Inverted to "high" by (INV1), FET7 and FET6 are both turned on and the A node potential becomes "low". As the FET9 constituting inverter 41 is turned on, Vpp is transferred to the word line WL. The word line is at the "high" level.
이때 FET8은 아주 작은 사이즈이므로 A노드의 전위에 영향을 주지 않는다. 즉, 워드라인이 “로우” 레벨일때 FET8이 온되어 있으나, FET6 및 FET7에 의하여 A노드가 그라운드로 연결되면 A노드의 전위가 “로우”로 되는 것을 FET8이 막지 못한다.At this time, FET8 is very small and does not affect the potential of node A. That is, FET8 is turned on when the word line is at the "low" level. However, if node A is connected to ground by FET6 and FET7, FET8 does not prevent the potential of node A from becoming "low".
또한 /RF 신호가 “로우”상태일 때 제1레벨 시프트회로(10)의 출력단인 B노드의 전위가 “로우”레벨로 되어 있으므로 워드라인(WL)이 “하이”가 됨에 따라 FET5가 턴온 상태가 되어 A노드의 전위를 더욱 낮추게 되므로 워드라인(WL)이 “하이”레벨이 딜 때 속도를 빠르게 해주는 효과를 갖는다.In addition, since the potential of the node B, which is the output terminal of the first level shift circuit 10, is at the "low" level when the / RF signal is in the "low" state, the FET5 is turned on as the word line WL becomes "high". Since the potential of node A is further lowered, the word line WL has an effect of speeding up when the “high” level is reached.
한편, 이 상태에서 프리 디코더신호(/RF)가 “하이”로 변하여 인버터(INV1)에 의해 반전됨에 따라 C노드가 “로우”로 되어 FET6는 턴오프되고 FET5, 계속적인 턴온 상태이므로 A노드의 전위가 “하이”레벨로 변한다.In this state, as the pre-decoder signal / RF changes to "high" and is inverted by the inverter INV1, the C node becomes "low" so that FET6 is turned off and FET5 is continuously turned on. The potential changes to the "high" level.
따라서, A노드가 “하이”가 되면 FET9는 턴오프되고 FET10은 턴온되어 워드라인(WL)은 “하이” 상태에서 “로우”레벨로 전환된다. 이때 A노드 전위는 FET5에 가해지는 전압은 Vpp이고 B노드의 전위가 Vpp이므로 일단 Vpp-Vtd의 전위로 되었다가 FET8의 턴온에 의해서 Vpp로 상승하게 된다.Thus, when node A goes high, FET9 is turned off and FET10 is turned on so that wordline WL transitions from a “high” state to a “low” level. At this time, since the voltage applied to the FET5 is Vpp and the potential of the B node is Vpp, the A node potential becomes the potential of Vpp-Vtd and then rises to Vpp by turning on FET8.
그러므로, 파워업(power-up)시에 B노드의 전위가 “하이”레벨이므로 워드라인(WL)이 항상 “하이” 상태가 되어 있는 경우가 발생하지 않으며, 또한 FET8에 의해서 워드라인(WL)이 “로우”레벨이면 그 상태를 그대로 유지하게 되는 것이다.Therefore, since the potential of the B node is at the "high" level during power-up, the word line WL is not always in the "high" state, and the word line WL is caused by the FET8. At this "low" level, that state is maintained.
제5도는 본 고안에 따른 다른 실시예의 디램 워드라인 구동회로도로서, 디램의 워드라인 구동회로에 있어서, 상기 워드라인 구동회로는 워드라인에 Vpp 전원을 공급하는 인버터회로와, 상기 제1레벨 시프트의 출력단에 연결되어 워드라인이 “하이”일 때 프리 디코딩신호를 인버터회로에 공급하는 FET5와, 상기 제1레벨 시프트회로 및 어드레스 전송회로의 신호에 의해 인버터회로로 공급되는 신호를 제어하는 FET6, FET7과, Vpp단과 인버터 회로 사이에 연결되어 워드라인이 “로우”인 경우 지속적으로 현재 상태가 유지되도록 하는 FET8과, 상기 FET5 게이트 및 워드라인에 연결되고 Vpp가 인가되어 워드라인의 출력신호가 “하이”가 될 때 상기 FET5를 급속히 턴온 시켜주는 FET11과, 상기 FET5, FET6, FET7은 직렬 접속시키고, 인버터회로의 출력단에 연결된 워드라인을 FET5, FET8의 게이트단에 연결 되어 구성된다.5 is a DRAM word line driving circuit diagram according to another embodiment of the present invention, in the word line driving circuit of a DRAM, wherein the word line driving circuit includes an inverter circuit for supplying Vpp power to a word line, and the first level shift. FET5 connected to the output terminal for supplying a pre-decoded signal to the inverter circuit when the word line is "high", and FET6, FET7 for controlling the signal supplied to the inverter circuit by the signals of the first level shift circuit and the address transfer circuit. And the FET8 connected between the Vpp stage and the inverter circuit so that the current state is continuously maintained when the word line is "low", and the output signal of the word line is connected to the FET5 gate and the word line and Vpp is applied. Is a word connected to the output terminal of the inverter circuit by connecting the FET11 which turns on the FET5 rapidly when it becomes ” Phosphorus is connected to the gate of FET5 and FET8.
제6도는 본 고안에 따른 다른 실시예의 타이밍도이다.6 is a timing diagram of another embodiment according to the present invention.
즉, 로우 어드레스신호(RAO~RAn)가 모두 “하이”상태로 되면 어드레스 전송회로(50)에 의해 “하이”가 출력되며, 제6도의 (a)와 같이 프리 디코딩신호(/RF)가 “로우”로 될 경우 인버터(INV1)에 의해 “하이”로 반전되어 FET6, FET7는 모두 턴온이 되고 e도와 같이 A노드 전위가 “로우”가 되므로 인버터(41)를 구성하는 FET9를 턴온시킴에 따라 Vpp가 워드라인(WL)으로 전달되어 워드라인은 “하이”레벨이 된다.That is, when all of the row address signals RA O to RAn are in the "high" state, "high" is output by the address transmission circuit 50, and as shown in (a) of FIG. 6, the pre-decoded signal / RF is When it becomes "low", it is inverted to "high" by the inverter INV1, and both FET6 and FET7 turn on, and the node A potential becomes "low" as shown in e. As a result, the FET9 constituting the inverter 41 is turned on. Therefore, Vpp is transferred to the word line WL so that the word line is at the "high" level.
이때 FET8은 아주 작은 사이즈이므로 A노드의 전위에 영향을 주지 않는다. 즉, 워드라인이 “로우”레벨일 때 FET8이 온되어 있으나, FET6 및 FET7에 의하여 A노드가 그라운드로 연결되면 A노드의 전위가 “로우”로 되는 것을 FET8이 막지 못한다.At this time, FET8 is very small and does not affect the potential of node A. That is, FET8 is turned on when the word line is at the "low" level. However, if node A is connected to the ground by FET6 and FET7, FET8 does not prevent the potential of node A from becoming "low".
또한, /RF신호가 “로우” 상태일 때 제1레벨 시프트회로(10)의 출력단인 B노드의 전위가 b도와 같이 “로우”레벨로 되어 있으므로 워드라인 (WL)이 “하이”가 됨에 따라 D노드의 전위가 d도와 같이 Vpp-Vt가 된다.In addition, when the / RF signal is in the "low" state, since the potential of the node B, which is the output terminal of the first level shift circuit 10, is at the "low" level as shown in b, the word line WL becomes "high". The potential of the D node becomes Vpp-Vt as shown in d.
따라서, FET5가 턴온 상태가 된다. 이때, FET11은 하이 임피던스상태이므로 B노드의 전위가 로우에서 Vpp로 상승되면 B노드와 D노드 상이 즉, FET5의 게이트와 드레인 사이에 존재하는 커플링 패시터 방전전압에 의해 d도와 같이 순간적으로 전압이 상승되는 부트스트랩이 발생되고 f도와 같이 워드라인(WL)이 “로우”레벨로 떨어질때 따라서 감소된다.Thus, FET5 is turned on. At this time, since the FET11 is in a high impedance state, when the potential of the B node rises from low to Vpp, the voltage of the B node and the D node, i.e., the voltage of the coupling capacitor discharge voltage existing between the gate and the drain of the FET5 is instantaneously d This rising bootstrap occurs and decreases as the word line WL falls to the "low" level, as in f.
그러므로 워드라인(WL)이 “하이”가 될 때 FET5를 충분히 열어주게 되어 A노드의 전위를 더욱 낮추게 되므로 워드라인(WL)이 “하이”레벨이 될때 속도를 빠르게 해주는 효과를 갖는다.Therefore, when the word line WL becomes “high”, the FET5 is sufficiently opened, thereby lowering the potential of the node A. Therefore, the word line WL becomes high when the word line WL becomes the “high” level.
여기에서 FET5의 게이트에 Vpp이상의 순간적인 전압이 가해지므로 게이트 산화막의 신뢰성이 우려되나 A노드의 전압상승이 D노드의 전압상승보다 먼저 일어나게 되므로 D노드 부분과 A노드 사이의 전압차는 보통 Vpp를 넘지않게 된다. 단 D노드 부분을 Vpp+Vcc이상으로 부트스트랩시키면 게이트 산화막에 다수의 문제가 일어날 수 있으므로 인해 부트스트랩 정도는 Vpp+Vcc 이하로 한다.Since the instantaneous voltage of Vpp or higher is applied to the gate of FET5, the reliability of the gate oxide film is concerned, but the voltage difference between node A and node A usually exceeds Vpp because voltage rise of node A occurs before voltage rise of node D. Will not. However, if the D node portion is bootstrap over Vpp + Vcc, a number of problems may occur in the gate oxide film. Therefore, the bootstrap degree is set to Vpp + Vcc or less.
또한, FET11의 게이트에 Vpp 전압대신 Vcc를 가한 경우에도 같은 효과를 얻을 수 있으며, FET11 대신에 저항을 넣은 경우에도 유사한 효과를 낼 수 있다.The same effect can be obtained when Vcc is applied to the gate of FET11 instead of Vpp voltage, and similar effects can be obtained when a resistor is inserted instead of FET11.
한편, 이 상태에서 제6a도와 같이, 프리 디코더신호(/RF)가 “하이”로 변하여 c도와 같이 인버터(INV1)에 의해 반전함에 따라 C노드가 “로우”로 되어 FET6는 턴오프되고 FET5는 계속적인 턴온 상태이므로 A노드의 전위가 e도와 같이 “하이”레벨로 변한다.On the other hand, in this state, as shown in FIG. 6A, as the predecoder signal / RF changes to "high" and inverted by the inverter INV1 as shown in c, the C node becomes "low" and FET6 is turned off and FET5 is turned off. Because of the continuous turn-on, the potential of node A changes to the “high” level as shown in e.
따라서, A노드가 “하이”가 되면 FET9는 턴오프되고 FET10은 턴온되어 워드라인(WL)은“하이”상태에서 “로우”레벨로 전환된다. 이때 A노드 전위는 FET5에 가해진 전압, 즉 D 노드의 전압은 FET11에 의해 Vpp-Vt이고 B노드의 전위가 Vpp이므로 워드라인(WL)의 신호가 로우레벨로 떨어지면 FET8의 턴온에 의해서 e도와 같이 바로 Vpp로 상승하게 되나 이러한 Vpp 레벨은 FET10을 턴온시켜 워드라인(WL) 출력을 “로우”레벨로 유지시키게 된다.Thus, when node A goes high, FET9 is turned off and FET10 is turned on so that word line WL transitions from a "high" state to a "low" level. At this time, the node A potential is the voltage applied to FET5, that is, the voltage of the node D is Vpp-Vt by the FET11, and the potential of the node B is Vpp. It immediately rises to Vpp, but this Vpp level turns FET10 on to maintain the wordline (WL) output at the "low" level.
그러므로, 파워업(power-up)시에 B노드의 전위가 “하이”레벨이므로 워드라인(WL)이 항상 “하이”상태가 되어 있는 경우가 발생되지 않으며, 또한 FET8에 의해서 워드라인(WL)이 “로우”레벨이면 그 상태를 그대로 유지하게 되는 것이다.Therefore, since the potential of the B node is at the "high" level at power-up, the word line WL is not always in the "high" state, and the word line WL is caused by the FET8. At this "low" level, that state is maintained.
이상에서 상술한 바와같이 본 고안은 워드라인이 “로우”인 경우 지속적으로 워드라인을 “로우”로 유지시키기 위해 매우 적은 사이즈로 된 FET8과, 제1레벨 시프트의 출력을 인버터회로에 공급하는 FET5와, 워드라인이 “하이”일때 만 /RF의 신호를 A노드에 가해주고, FET9, FET10에 비하여 사이즈가 적은 FET8와, 워드라인에 선택적으로 Vpp 전압을 공급하는 인버터회로(41)와, 워드라인 출력신호가 “하이”일때 FET5를 급속히 열어주는 FET11과, 로우 어드레스신호 및 /RF 신호에 의해 제어되는 FET7, FET6을 상호 조합하여 워드라인 구동회로를 구성함으로써, 워드라인 드라이브에 공급되는 Vpp의 전력 소모를 현저히 감소시킬 수 있을 뿐만 아니라 인버터회로의 구동전원의 차징 및 디스차징시 Vpp의 로딩이 적게 되어 스피드를 향상시킬 수 있는 효과를 제공하게 되는 것이다.As described above, in the present invention, when the word line is "low", the FET 8 having a very small size and the FET 5 supplying the output of the first level shift to the inverter circuit to keep the word line "low" continuously. When the word line is "high", the / RF signal is applied to the A node, the FET8 having a smaller size than the FET9 and FET10, the inverter circuit 41 selectively supplying the Vpp voltage to the word line, and the word The word line driver circuit is constructed by combining FET11, which rapidly opens FET5 when the line output signal is “high,” and FET7, FET6, which are controlled by the row address signal and the / RF signal. Not only can the power consumption be significantly reduced, but the loading of the driving power of the inverter circuit reduces the loading of Vpp, thereby providing an effect of improving the speed. It is.
Claims (5)
Priority Applications (1)
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Applications Claiming Priority (3)
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Family Applications (1)
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1992
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Also Published As
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|---|---|
| KR930024323U (en) | 1993-11-27 |
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