KR100303364B1 - Sub word line driving circuit - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 서브 워드라인 구동 회로에 관한 것으로, 래이아웃 면적의 증가없이도 워드 라인을 빠르게 디스에이블시킴으로써 셋업 홀드 시간을 줄일 수 있는 효과가 있다. 이를 구현하기 위한 본 발명의 서브 워드라인 구동 회로는, n개의 서브 워드라인을 구동 및 클리어 시키기 위한 n개의 서브 워드라인 구동 회로를 포함하는 반도체 메모리 장치에 있어서, 적어도, 워드라인 구동신호가 제 1 논리를 가질때 제 1워드라인으로 워드라인 부스팅 전압을 인가하여 액티브시키는 워드라인 구동용 PMOS 트랜지스터와, 상기 워드라인 구동 신호가 제 2 논리를 가질때 상기 제 1워드라인의 전위레벨을 접지전압으로 다운시켜 디스에이블시키는 워드라인 클리어용 제 1 NMOS 트랜지스터와, 상기 제 1 워드라인의 전위레벨을 워드라인 오프 신호에 의해 접지전압으로 다운시켜 디스에이블시키는 워드라인 클리어용 제 2 NMOS 트랜지스터와, 상기 워드라인 오프 신호에 의해 상기 제 1 워드라인과 제 2 워드라인을 등위시켜 주는 등위 수단을 구비하여 이루어진 것을 특징으로 한다.The present invention relates to a sub word line driving circuit of a semiconductor memory device, and has an effect of reducing a setup hold time by quickly disabling a word line without increasing the layout area. A sub word line driving circuit of the present invention for implementing the above includes a n sub word line driving circuit for driving and clearing n sub word lines, wherein at least a word line driving signal is a first line; A word line driving PMOS transistor that activates by applying a word line boosting voltage to the first word line when having a logic; and lowers the potential level of the first word line to ground when the word line driving signal has a second logic; A first NMOS transistor for word line clearing to be disabled, a second NMOS transistor for word line clearing to down and disable the potential level of the first word line to ground voltage by a word line off signal, and the word line off Equivalence means for equalizing the first word line and the second word line by a signal Characterized in that made in provided.

Description

서브 워드라인 구동 회로{Sub word line driving circuit}Sub word line driving circuit

본 발명은 반도체 메모리 장치의 서브 워드라인 구동 회로에 관한 것으로, 보다 상세하게는 래이아웃(layout) 면적의 증가없이도 워드 라인을 빠르게 디스에이블시킴으로써 셋업(set-up) 홀드(hold) 시간을 줄인 서브 워드라인 구동 회로에관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sub word line driving circuit of a semiconductor memory device. More particularly, the present invention relates to a sub word line driving circuit of a semiconductor memory device. The word line driver circuit.

통상의 디램(DRAM ; Direct Random Access Memory)과 같은 반도체 메모리 장치는 2진정보를 저장하기 위한 다수의 메모리 셀 어래이와, 어드레스에 의하여 상기 다수의 메모리 셀 어래이들을 선택하는 디코더를 구비한다. 상기 메모리 셀들은 각각 하나의 캐패시터 및 하나의 MOS 트랜지스터로 구성되며, 상기 메모리 셀용 MOS 트랜지스터로는 제작이 손쉽고, 면적 및 전력소모가 작은 NMOS 트랜지스터가 주로 사용된다. 상기 메모리 셀에 포함된 상기 NMOS 트랜지스터는 자신의 문턱전압 만큼 전원전압을 손실시키는 단점을 안고 있다. 그리고 상기 메모리 셀 어래이는 다수의 메모리 셀들의 NMOS 트랜지스터들이 공통 접속된 워드라인을 구비한다. 상기 워드라인은 상기 다수의 NMOS 트랜지스터들을 정상적으로 구동하기 위하여 전원전압 보다 높은 고전력(Vpp)의 신호를 공급받아야 한다.A semiconductor memory device, such as a conventional direct random access memory (DRAM), includes a plurality of memory cell arrays for storing binary information, and a decoder for selecting the plurality of memory cell arrays by address. Each of the memory cells is composed of one capacitor and one MOS transistor. An NMOS transistor having a small area and power consumption is mainly used as the MOS transistor for the memory cell. The NMOS transistor included in the memory cell has a disadvantage in that the power supply voltage is lost by its threshold voltage. The memory cell array includes a word line to which NMOS transistors of a plurality of memory cells are commonly connected. The word line must be supplied with a signal of high power (Vpp) higher than a power supply voltage in order to normally drive the plurality of NMOS transistors.

상기 워드라인을 구동하기 위한 워드라인 구동 회로는 상기 메모리 셀 어래이의 워드라인과 상기 디코더의 사이에 접속되어 상기 디코더의 출력에 의하여 상기 워드라인에 접속된 다수의 메모리 셀들을 구동하기 위한 고전력의 워드라인 구동신호를 발생한다.A word line driving circuit for driving the word line is a high power word connected between the word line of the memory cell array and the decoder to drive a plurality of memory cells connected to the word line by an output of the decoder. Generates a line drive signal.

그러면, 도 1을 참조하여 종래의 서브 워드라인 구동 회로의 구성 및 동작에 대해 알아보고 그 문제점에 대해 설명하기로 한다.Next, the configuration and operation of the conventional sub word line driver circuit will be described with reference to FIG. 1 and the problems thereof will be described.

종래의 서브 워드라인 구동 회로는 도 1에 도시한 바와 같이, 제 1워드라인을 구동 및 클리어(clear) 시키기 위한 제 1 서브 워드라인 구동 회로(10)와, 제 2워드라인을 구동 및 클리어 시키기 위한 제 2 서브 워드라인 구동 회로(20)로 구성되어 있다.As shown in FIG. 1, the conventional sub word line driver circuit drives and clears the first sub word line driver circuit 10 and the second word line to drive and clear the first word line. And a second sub word line driver circuit 20.

상기 제 1 워드라인 구동 회로(10)는, 워드라인 구동신호(mwl_01)가 '로우'일때 제 1 워드라인(WL01)으로 워드라인 부스팅 전압(pxi)을 인가하여 액티브시키는 워드라인 구동용 PMOS 트랜지스터(P1)와, 상기 워드라인 구동 신호(mwl_01)가 '하이'일때 상기 제 1 워드라인(WL01)의 전위레벨을 접지전압(Vss)으로 다운(down)시켜 디스에이블시키는 워드라인 클리어용 제 1 NMOS 트랜지스터(N1)와, 제 1 워드라인 오프 신호(pxib)에 의해 상기 제 1 워드라인의 전위레벨을 Vss으로 다운시켜 디스에이블시키는 워드라인 클리어용 제 2 NMOS 트랜지스터(N2)로 구성되어 있다. 상기 제 2 워드라인 구동 회로(20)의 구성도 제 1 워드라인 구동 회로(10)의 구성과 동일하다.The first word line driving circuit 10 applies a word line boosting voltage pxi to the first word line WL01 when the word line driving signal mwl_01 is 'low' to activate the word line driving PMOS transistor. (P1) and the word line clear first to down disable the potential level of the first word line WL01 to ground voltage Vss when the word line driving signal mwl_01 is 'high'. An NMOS transistor N1 and a second NMOS transistor N2 for word line clearing, which are caused to be disabled by lowering the potential level of the first word line to Vss by the first word line off signal pxib. The configuration of the second word line driver circuit 20 is the same as that of the first word line driver circuit 10.

상기 구성에 의한 동작은, 워드라인 구동 신호(mwl_01)가 상기 PMOS 트랜지스터(P1)의 문턱전압 이하의 낮은 전위(로우)로 인가되면 상기 PMOS 트랜지스터(P1)를 통해 워드라인 부스팅 신호(pxi)가 제 1 워드라인(WL01)으로 인가되어 제 1 워드라인을 액티브 시키게 된다. 한편, 상기 워드라인 구동 신호(mwl_01)가 상기 NMOS 트랜지스터(N1)의 문턱전압 이상의 높은 전위(하이)로 인가되면 상기 NMOS 트랜지스터(N1)가 턴온되어 상기 제 1 워드라인(WL01)의 전위 레벨을 접지전압(Vss)으로 내리게 된다. 이때, 상기 NMOS 트랜지스터(N2)도 상기 제 1 워드라인(WL01)이 디스에이블 되는 시점에 턴온되어 상기 제 1 워드라인(WL01)의 전위레벨을 접지전압으로 방출시키게 된다.According to the above configuration, when the word line driving signal mwl_01 is applied at a low potential (low) below the threshold voltage of the PMOS transistor P1, the word line boosting signal pxi is applied through the PMOS transistor P1. It is applied to the first word line WL01 to activate the first word line. Meanwhile, when the word line driving signal mwl_01 is applied at a high potential (high) equal to or higher than the threshold voltage of the NMOS transistor N1, the NMOS transistor N1 is turned on to reduce the potential level of the first word line WL01. It goes down to ground voltage (Vss). In this case, the NMOS transistor N2 is also turned on when the first word line WL01 is disabled to emit the potential level of the first word line WL01 to the ground voltage.

도 2는 종래의 서브 워드라인 구동 회로의 래이아웃을 도시한 평면도이고,도 3은 도 2에 도시한 종래의 서브 워드라인 구동 회로의 래이아웃 중 본 발명과 관련된 부분만을 도시한 평면도이다. 이들 도면에 대한 설명은 도 5 및 도 6의 설명때 본 발명과 비교하여 상세히 설명하기로 한다.FIG. 2 is a plan view illustrating a layout of a conventional sub wordline driver circuit, and FIG. 3 is a plan view illustrating only a part related to the present invention among the layout of the conventional subwordline driver circuit illustrated in FIG. 2. Description of these drawings will be described in detail in comparison with the present invention in the description of FIGS. 5 and 6.

그런데, 이와 같이 구성된 종래의 서브 워드라인 구동회로에 있어서는, '하이'로 액티브된 워드라인을 디스에이블 상태인 '로우'로 동작하려면 워드라인을 디스에이블시키는 2개의 NMOS 트랜지스터(N1,N2)를 턴온시켜 워드라인을 '로우'로 만들어 주게 되는데, 이때 상기 NMOS 트랜지스터(N1,N2)의 사이즈(size) 크기에 따라 각각의 워드라인이 디스에이블되는 속도가 다르게 나타난다. 따라서, 워드라인이 '오프'되는 속도를 빨리하기 위하여 상기 NMOS 트랜지스터(N1,N2)의 사이즈를 키우면 서브 워드라인의 래이아웃이 커지게 되고, 서브 워드 라인에 래이아웃 면적을 줄이기 위해 상기 NMOS 트랜지스터(N1,N2)의 사이즈를 줄이면 상기 워드라인을 디스에이블하는 속도가 늦어지게 되는 문제점이 있었다.However, in the conventional sub word line driving circuit configured as described above, two NMOS transistors N1 and N2 for disabling the word line are required to operate the word line activated in the high state as the low state. The word line is turned 'low' by turning on, and the speed at which each word line is disabled varies according to the size of the NMOS transistors N1 and N2. Therefore, increasing the size of the NMOS transistors N1 and N2 to increase the speed at which the word lines are 'off' increases the layout of the sub word lines, and reduces the layout area of the sub word lines. Reducing the size of (N1, N2) has a problem that the speed of disabling the word line is slowed.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 래이아웃 면적의 증가없이도 워드 라인을 빠르게 디스에이블시킴으로써 셋업 홀드 시간을 줄인 서브 워드라인 구동 회로를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to provide a sub word line driving circuit which reduces the setup hold time by quickly disabling word lines without increasing the layout area.

도 1은 종래기술에 따른 서브 워드라인 구동 회로도1 is a diagram illustrating a sub word line driving circuit according to the related art.

도 2는 종래의 서브 워드라인 구동 회로의 래이아웃을 도시한 평면도2 is a plan view showing a layout of a conventional sub word line driver circuit.

도 3은 도 2에 도시한 종래의 서브 워드라인 구동 회로의 래이아웃 중 본 발명과 관련된 부분만을 도시한 평면도3 is a plan view showing only a part related to the present invention among the layout of the conventional sub word line driver circuit shown in FIG.

도 4는 본 발명에 의한 서브 워드라인 구동 회로도4 is a diagram illustrating a sub word line driving circuit according to the present invention.

도 5는 본 발명의 서브 워드라인 구동 회로의 래이아웃을 도시한 평면도5 is a plan view showing a layout of the sub wordline driver circuit of the present invention.

도 6은 본 발명의 서브 워드라인 구동 회로의 래이아웃 중 일부를 도시한 평면도6 is a plan view showing a part of the layout of the sub wordline driver circuit of the present invention;

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10, 20 : 서브 워드라인 부스팅 회로부10, 20: sub word line boost circuit

상기 목적을 달성하기 위하여, 본 발명에 의한 서브 워드라인 구동 회로는,In order to achieve the above object, the sub word line driving circuit according to the present invention,

n개의 서브 워드라인을 구동 및 클리어 시키기 위한 n개의 서브 워드라인 구동 회로를 포함하는 반도체 메모리 장치에 있어서,A semiconductor memory device comprising n sub word line driving circuits for driving and clearing n sub word lines,

워드라인 구동신호가 제 1 논리를 가질때 제 1워드라인으로 워드라인 부스팅 전압을 인가하여 액티브시키는 워드라인 구동용 트랜지스터와,A word line driving transistor for applying a word line boosting voltage to the first word line when the word line driving signal has the first logic;

상기 워드라인 구동 신호가 제 2 논리를 가질때 상기 제 1워드라인으로 접지전압을 인가하여 디스에이블시키는 워드라인 클리어용 제 1 트랜지스터와,A first transistor for clearing a word line by applying a ground voltage to the first word line when the word line driving signal has a second logic;

상기 제 1워드라인을 워드라인 오프 신호에 의해 접지전압을 인가하여 디스에이블시키는 워드라인 클리어용 제 2 트랜지스터와,A second transistor for word line clearing to disable the first word line by applying a ground voltage by a word line off signal;

상기 워드라인 오프 신호에 의해 상기 제 1워드라인과 제 2워드라인을 등위시켜 주는 등위 트랜지스터를 구비하여 이루어진 것을 특징으로 한다.And equipotential transistors for equalizing the first and second word lines by the word line off signal.

상기 구성에 더하여, 상기 등위 트랜지스터는 MOS 트랜지스터이며, 이때 상기 MOS 트랜지스터는 NMOS인 것이 바람직하다.In addition to the above configuration, the equipotential transistor is a MOS transistor, wherein the MOS transistor is preferably an NMOS.

그리고, 상기 제 1 논리는 '로우' 전위레벨이고, 상기 제 2 논리는 '하이' 전위레벨인 것이 바람직하다.Preferably, the first logic is at a 'low' potential level and the second logic is at a 'high' potential level.

또한, 본 발명의 다른 서브 워드라인 구동 회로는,In addition, another sub word line driving circuit of the present invention,

반도체 메모리 장치에 있어서,In a semiconductor memory device,

제 1 워드라인을 엑티브하기 위한 풀업 트랜지스터와, 상기 제 1 워드라인을 디스에이블하기 위한 제 1 및 제 2 풀다운 트랜지스터로 구성된 제 1 서브 워드라인 구동 수단과,First sub word line driving means including a pull-up transistor for activating a first word line, first and second pull-down transistors for disabling the first word line;

제 2 워드라인을 엑티브하기 위한 풀업 트랜지스터와, 상기 제 2 워드라인을 디스에이블하기 위한 제 1 및 제 2 풀다운 트랜지스터로 구성된 제 2 서브 워드라인 구동수단과,Second sub word line driving means including a pull-up transistor for activating a second word line, first and second pull-down transistors for disabling the second word line;

상기 제 1 및 제 2 워드라인 사이에 채널이 형성되고 상기 제 2 풀다운 트랜지스터 게이트와 공통으로 게이트 접속된 등위 트랜지스터를 구비한 것을 특징으로 한다.A channel is formed between the first and second word lines, and an equipotential transistor is commonly connected to the second pull-down transistor gate.

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.In addition, in all the drawings for demonstrating an embodiment, the thing with the same function uses the same code | symbol, and the repeated description is abbreviate | omitted.

도 4는 본 발명에 의한 서브 워드라인 구동 회로도로서, 제 1 워드라인(WL01)을 구동 및 클리어(clear) 시키기 위한 제 1 서브 워드라인 구동 회로(10)와, 제 2 워드라인(WL10)을 구동 및 클리어 시키기 위한 제 2 서브 워드라인 구동 회로(20)의 구성은 종래의 서브 워드라인 구동 회로와 같고, 상기 제 1 워드라인(WL01)과 제 2 워드라인(WL10) 사이에NMOS 트랜지스터(N5)를 추가로 구성한 점이 다르다.4 is a diagram illustrating a sub word line driving circuit according to an embodiment of the present invention, wherein a first sub word line driving circuit 10 and a second word line WL 10 for driving and clearing a first word line WL01 are shown. The configuration of the second sub word line driver circuit 20 for driving and clearing is the same as that of the conventional sub word line driver circuit, and an NMOS transistor N5 between the first word line WL01 and the second word line WL10. The additional configuration of) is different.

본 발명은 상기 제 1 및 제 2 워드라인이 오프될 때 상기NMOS 트랜지스터(N5)가 동작되어 상기 제 1 및 제 2 워드라인을 연결시켜 주므로써, 워드라인을 디스에이블시켜 주는 시간을 줄였다. 즉, 상기 제 1 및 제 2 워드라인을 구동시키기 위한 제 1 및 제 2 워드라인 구동 회로(10,20)를 구성하고 있는NMOS 트랜지스터(N1,N2와 N3,N4)의 사이즈가 각각 달라 상기 제 1 및 제 2 워드라인을 디스에이블 시키는 시간이 다르게 된다. 따라서, 본 발명은 상기 제 1 워드라인(WL01)과 제 2 워드라인(WL10) 중 빠르게 디스에이블된 워드라인의 Vss 전위가 뒤에 동작되는 워드라인으로 전달되도록 함으로써 워드라인의 셋 업 홀드 시간을 빠르게 구현한 것이다.In the present invention, when the first and second word lines are turned off, the NMOS transistor N5 is operated to connect the first and second word lines, thereby reducing the time for disabling the word lines. That is, the size of the NMOS transistors N1, N2, N3, and N4 constituting the first and second word line driving circuits 10 and 20 for driving the first and second word lines are different from each other. The time for disabling the first and second word lines is different. Accordingly, according to the present invention, the Vss potential of the quickly disabled word line of the first word line WL01 and the second word line WL10 is transferred to a word line operated later, thereby speeding up the set-up hold time of the word line. It is an implementation.

상기 제 1 워드라인 구동 회로(10)는, 워드라인 구동신호(mwl_01)가 '로우'일때 제 1워드라인(WL01)으로 워드라인 부스팅 전압(pxi)을 인가하여 액티브시키는 워드라인 구동용PMOS 트랜지스터(P1)와, 상기 워드라인 구동 신호(mwl_01)가 '하이'일때 상기 제 1 워드라인(WL01)의 전위레벨을 접지전압(Vss)으로 다운(down)시켜 디스에이블시키는 워드라인 클리어용 제 1 NMOS 트랜지스터(N1)와, 워드라인 오프 신호(pxib)에 의해 상기 제 1 워드라인의 전위레벨을 Vss으로 다운시켜 디스에이블시키는 워드라인 클리어용 제 2 NMOS 트랜지스터(N2)로 구성되어 있다. 상기 제 2 워드라인 구동 회로(20)의 구성도 제 1 워드라인 구동 회로(10)의 구성과 동일하다.The first word line driving circuit 10 applies a word line boosting voltage pxi to the first word line WL01 when the word line driving signal mwl_01 is 'low' to activate the word line driving PMOS transistor. (P1) and the word line clear first to down disable the potential level of the first word line WL01 to ground voltage Vss when the word line driving signal mwl_01 is 'high'. An NMOS transistor N1 and a second NMOS transistor N2 for word line clearing, which are caused by the word line off signal pxib, turn down the potential level of the first word line to Vss and disable it. The configuration of the second word line driver circuit 20 is the same as that of the first word line driver circuit 10.

그리고, 상기 워드라인 오프 신호(pxib)에 의해 상기 제 1 워드라인(WL01)과 제 2 워드라인(WL10)을 등위시켜 주는 NMOS 트랜지스터(N5)로 구성된다.The first word line WL01 and the second word line WL10 are equalized by the word line off signal pxib.

상기 구성에 의한 동작은, 워드라인 구동 신호(mwl_01)가 상기 PMOS 트랜지스터(P1)의 문턱전압 이하의 낮은 전위(로우)로 인가되면 상기 PMOS 트랜지스터(P1)를 통해 워드라인 부스팅 신호(pxi)가 제 1 워드라인(WL01)으로 인가되어 제 1 워드라인을 액티브 시키게 된다. 한편, 상기 워드라인 구동 신호(mwl_01)가 상기 NMOS 트랜지스터(N1)의 문턱전압 이상의 높은 전위(하이)로 인가되면 상기 NMOS 트랜지스터(N1)가 턴온되어 상기 제 1 워드라인(WL01)의 전위 레벨을 접지전압(Vss)으로 내리게 된다. 이때, 상기 NMOS 트랜지스터(N2)도 상기 제 1 워드라인(WL01)이 디스에이블 되는 시점에 턴온되어 상기 제 1워드라인(WL01)의 전위레벨을 접지전압으로 방출시키게 된다. 그리고, 상기 NMOS 트랜지스터(N5)도 상기 워드라인 오프 신호(pxib)에 의해 턴온되어 상기 제 1 워드라인(WL01)과 제 2 워드라인(WL10)을 연결시켜 상기 제 1 워드라인(WL01)과 제 2 워드라인(WL10) 중 빠르게 디스에이블된 워드라인의 Vss 전위가 뒤에 동작되는 워드라인으로 전달되도록 하여 워드라인의 셋 업 홀드 시간을 빠르게 구현하였다.According to the above configuration, when the word line driving signal mwl_01 is applied at a low potential (low) below the threshold voltage of the PMOS transistor P1, the word line boosting signal pxi is applied through the PMOS transistor P1. It is applied to the first word line WL01 to activate the first word line. Meanwhile, when the word line driving signal mwl_01 is applied at a high potential (high) equal to or higher than the threshold voltage of the NMOS transistor N1, the NMOS transistor N1 is turned on to reduce the potential level of the first word line WL01. It goes down to ground voltage (Vss). In this case, the NMOS transistor N2 is also turned on when the first word line WL01 is disabled to emit the potential level of the first word line WL01 to the ground voltage. The NMOS transistor N5 is also turned on by the word line off signal pxib to connect the first word line WL01 and the second word line WL10 to form the first word line WL01 and the first word line WL01. The Vss potential of the quickly disabled word line among the two word lines WL10 is transferred to the later operated word line, thereby quickly implementing the set-up hold time of the word line.

도 5는 본 발명의 서브 워드라인 구동 회로의 래이아웃을 도시한 평면도이고, 도 6은 본 발명의 서브 워드라인 구동 회로의 래이아웃 중 NMOS 트랜지스터(N1,N2,N3,N4)의 일부를 도시한 평면도이다. 여기서, 부호 a는 제 1 워드라인이 접합되는 에어리어이고, 부호 b는 제 2 워드라인이 접합되는 에어리어이고, 부호 c는 게이트 폴리1 지역이고, 부호 d는 아이에스오(ISO) 영역이고, 부호 e는 본 발명에서 구현한 NMOS 트랜지스터(N5)의 영역을 각각 나타낸다.5 is a plan view showing a layout of the sub wordline driving circuit of the present invention, and FIG. 6 shows a part of the NMOS transistors N1, N2, N3, and N4 during the layout of the subwordline driving circuit of the present invention. One floor plan. Here, symbol a is an area to which the first word line is joined, symbol b is an area to which the second word line is joined, symbol c is a gate poly1 region, symbol d is an ISO area, and symbol e is The regions of the NMOS transistor N5 implemented in the present invention are respectively shown.

상기 래이아웃을 보면, 상기 NMOS 트랜지스터(N1과 N2)의 접합이 한곳에서 병합되어 사용되고 있고, NMOS 트랜지스터(N3과 N4)의 접합이 다시 한곳에서 병합된 구조를 하고 있다. 그리고, NMOS 트랜지스터(N2,N4)의 게이트단은 동일한 노드이므로 같은 곳에서 병합되어 시작되고 있음을 알 수 있다. 본 발명의 도 6을 참조하면, 종래의 기술과 동일하게 NMOS 트랜지스터(N1,N2)의 접합이 한 곳에서 병합되어 사용되고, NMOS 트랜지스터(N3,N4)의 접합이 다시 한곳에서 병합되고 있다. 본 발명에서 새로 구현한 NMOS 트랜지스터(N5)는 이 두 곳의 접합을 이용하는데, 한곳은 소오스로, 또다른 한곳은 드레인으로 하면서 게이트단 또한 종래의 기술과 동일하게 NMOS 트랜지스터(N2,N4)가 병합된 곳을 이용하였다.In the layout, the junctions of the NMOS transistors N1 and N2 are merged and used in one place, and the junctions of the NMOS transistors N3 and N4 are merged again in one place. Since the gate terminals of the NMOS transistors N2 and N4 are the same node, the gate terminals of the NMOS transistors N2 and N4 are merged at the same place. Referring to FIG. 6 of the present invention, as in the prior art, the junctions of the NMOS transistors N1 and N2 are merged and used in one place, and the junctions of the NMOS transistors N3 and N4 are merged again in one place. The newly implemented NMOS transistor N5 in the present invention uses a junction of these two, where the source is the source and the other is the drain, and the gate stage is the same as the conventional technology. The merged place was used.

따라서, 제 1워드라인(WL01)과 제 2워드라인(WL10) 사이에 첨가된 NMOS 트랜지스터(N5)는 래이아웃 면적의 증가없이 필요로 하는 MOS 트랜지스터를 만듬으로써 소기의 목적을 달성할 수 있다.Therefore, the NMOS transistor N5 added between the first word line WL01 and the second word line WL10 can achieve the desired purpose by making the required MOS transistor without increasing the layout area.

이상에서 설명한 바와 같이, 본 발명에 의한 서브 워드라인 구동 회로에 의하면, 래이아웃 면적의 증가없이도 워드 라인을 빠르게 디스에이블시킴으로써 셋업 홀드 시간을 줄일 수 있는 효과가 있다.As described above, according to the sub word line driving circuit according to the present invention, the setup hold time can be reduced by quickly disabling the word line without increasing the layout area.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.

Claims (5)

n개의 서브 워드라인을 구동 및 클리어 시키기 위한 n개의 서브 워드라인 구동 회로를 포함하는 반도체 메모리 장치에 있어서,A semiconductor memory device comprising n sub word line driving circuits for driving and clearing n sub word lines, 워드라인 구동신호가 제 1 논리를 가질때 제 1워드라인으로 워드라인 부스팅 전압을 인가하여 액티브시키는 워드라인 구동용 트랜지스터와,A word line driving transistor for applying a word line boosting voltage to the first word line when the word line driving signal has the first logic; 상기 워드라인 구동 신호가 제 2 논리를 가질때 상기 제 1워드라인으로 접지전압을 인가하여 디스에이블시키는 워드라인 클리어용 제 1 트랜지스터와,A first transistor for clearing a word line by applying a ground voltage to the first word line when the word line driving signal has a second logic; 상기 제 1워드라인을 워드라인 오프 신호에 의해 접지전압을 인가하여 디스에이블시키는 워드라인 클리어용 제 2 트랜지스터와,A second transistor for word line clearing to disable the first word line by applying a ground voltage by a word line off signal; 상기 워드라인 오프 신호에 의해 상기 제 1워드라인과 제 2워드라인을 등위시켜 주는 등위 트랜지스터를 구비하여 이루어진 것을 특징으로 하는 서브 워드라인 구동 회로.And an equipotential transistor configured to equalize the first word line and the second word line by the word line off signal. 제 1항에 있어서, 상기 등위 트랜지스터는 MOS 트랜지스터인 것을 특징으로 하는 서브 워드라인 구동 회로.2. The sub word line driver circuit of claim 1, wherein the equipotential transistor is a MOS transistor. 제 2항에 있어서, 상기 MOS 트랜지스터는 NMOS인 것을 특징으로 하는 서브 워드라인 구동 회로.3. The sub wordline driver circuit as claimed in claim 2, wherein the MOS transistor is an NMOS. 제 1항에 있어서, 상기 제 1 논리는 '로우' 전위레벨이고, 상기 제 2 논리는 '하이' 전위레벨인 것을 특징으로 하는 서브 워드라인 구동 회로.2. The sub wordline driver circuit of claim 1, wherein the first logic is at a 'low' potential level and the second logic is at a 'high' potential level. 반도체 메모리 장치에 있어서,In a semiconductor memory device, 제 1 워드라인을 엑티브하기 위한 풀업 트랜지스터와, 상기 제 1 워드라인을 디스에이블하기 위한 제 1 및 제 2 풀다운 트랜지스터로 구성된 제 1 서브 워드라인 구동 수단과,First sub word line driving means including a pull-up transistor for activating a first word line, first and second pull-down transistors for disabling the first word line; 제 2 워드라인을 엑티브하기 위한 풀업 트랜지스터와, 상기 제 2 워드라인을 디스에이블하기 위한 제 1 및 제 2 풀다운 트랜지스터로 구성된 제 2 서브 워드라인 구동수단과,Second sub word line driving means including a pull-up transistor for activating a second word line, first and second pull-down transistors for disabling the second word line; 상기 제 1 및 제 2 워드라인 사이에 채널이 형성되고 상기 제 2 풀다운 트랜지스터 게이트와 공통으로 게이트 접속된 등위 트랜지스터를 구비한 것을 특징으로 하는 서브 워드라인 구동 회로.And an equipotential transistor having a channel formed between the first and second wordlines and commonly gated to the second pull-down transistor gate.
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