KR950002865Y1 - Point to multi-point transmission control circuit using modem signal - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 본 고안의 구성도.1 is a block diagram of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : HDLC 제어부 2 : 보드 선택 로직부1: HDLC control unit 2: board selection logic unit
3 : 딥 스위치 4, 5, 6 : 앤드 게이트3: dip switch 4, 5, 6: end gate
7, 8, 9 : 인버터7, 8, 9: inverter
본 고안은 지점대 다지점 구조에서 송수신 라인에 공통으로 접속된 종속 보드들에서 주보드로의 데이타 전송이 주보드의 통제에 의해 이루어지던 기존 방법을 개선하여 제어 회로를 종속 보드 내에 모뎀 신호를 이용하여 구현하고 보드간에 동기시킴으로써 종속 보드간 데이타 전송을 증재하는 지점대 다지점 전송제어 회로에 관한 것이다.The present invention improves the conventional method in which data transfer from subordinate boards commonly connected to the transmission / reception line to the main board is performed by the control of the main board in a point-to-multipoint structure. The present invention relates to a point-to-multipoint transmission control circuit that implements a data transfer and synchronizes data between boards to increase data transfer between slave boards.
종래의 방식으로는 폴링(POLLING), 토큰 링(TOKEN RING), PCM 하이웨이, 인터럽트 방식 등이 있다.Conventional schemes include polling, token ring, PCM highway, and interrupt scheme.
각각의 방식을 살펴보면, 우선 폴딩 방식은 보드간 다수 라인을 필요로 하고 제어를 위해서는 일부 시간을 할애해야 하며 데이타 전송이 폴링 주기에 의존하여 불연속적으로 이루어져 실시간 처리가 어렵고 계층 구조를 갖는 보드간 인터페이스 제어 방식으로는 부적합하다.Looking at each method, the folding method requires multiple lines between boards, some time for control, and data transmission is discontinuous depending on polling period, making real-time processing difficult and hierarchical board-to-board interface. It is not suitable as a control method.
토큰 링 방식은 슬레이브(SLAVE) 간에 토큰을 차례로 돌려 토큰을 소유한 보드가 전송할 기회를 갖게 되므로 전송제어가 종속간에 이루어지므로 마스터 보드의 부담이 경감되어 폴링 방식보다는 개선된 방식이나 보드수나 위치가 가변적인 교환기 내부에는 적용하기 곤란한 문제점이 있다.The token ring method has a chance to transfer the token between slaves in turn, so the board that owns the token has the opportunity to transmit, so transfer control is done between subordinates. There is a problem that is difficult to apply inside the phosphorus exchanger.
PCM 하이웨이 방식은 마스터로 부터의 전송에는 적합하지만 슬레이브로 부터의 전송시에는 데이지 체인(DAISY CHAIN)등으로 슬레이브 간을 연결해야 하므로 토큰 링 방식과 같은 문제점이 있으며, 인터럽트 방식은 보드간에 제어를 위한 다수 라인이 필요하며 슬레이브로 부터의 인터럽트 요구가 빈번히 발생하는 경우 이들의 처피로 인해 시스팀 효율이 떨어지는 문제점이 있다.The PCM highway method is suitable for transmission from the master, but there is the same problem as the token ring method because the connection between the slaves must be connected by daisy chain (DAISY CHAIN), etc., and the interrupt method is used for control between boards. If many lines are required and interrupt requests from the slaves occur frequently, the system efficiency is reduced due to their evacuation.
상기와 같이 종래 이용되어 오던 방식들에 문제점이 각각 나타나고 있다.As described above, problems have been shown in the conventionally used methods.
따라서, 상기 문제점을 해결하기 위해 안출된 본 고안은, 소프트 웨어에 의존하지 않고 모뎀 신호를 사용하므로써 하드웨어적으로 처리하여 보드간 제어 라인수를 줄이고 보드수나 위치의 변화에 영향을 받지 않는 지점대 다지점 전송제어 회로를 제공하는 데 그 목적이 있다.Therefore, the present invention devised to solve the above problems is a point-to-point that is not affected by changes in board number or position by reducing the number of control lines between boards by hardware processing by using modem signals without depending on software. The purpose is to provide a point transmission control circuit.
상기 목적을 달성하기 위하여 본 고안은, 송신 완료 신호(/CTS)를 입력받으며, 마스터 보드로 부터 송신 데이타(TxD), 송신 클럭(TxCLK) 및 제1송신 요구 신호(/RTS)를 입력받아 제2송신 요구 신호(/RTS)를 출력하고 상기 마스터 보드로의 데이타 송신을 제어하는 HDLC(Hight Level Data Link Control) 제어 수단; 시프트 클럭을 입력받으며, 상기 마스터 보드로 부터 리셋 신호(/RES)를 리셋 단자로 입력받아 보드 선택 신호를 출력하는 보드 선택 수단; 상기 보드 선택 수단으로 부터 보드 선택 신호를 입력받아 해당 보드를 선택 하는 스위칭 수단; 상기 HDLC 제어 수단으로 부터 송신 요구 신호(/RTS)를 입력받아 반전시키는 제1반전 수단; 상기 스위칭 수단의 출력과 상기 제1반전 수단의 출력을 입력받아 논리곱하여 출력하는 제1논리곱 연산 수단; 상기 마스터 보드로 부터 대기 신호를 입력받고 상기 제1논리곱 연산 수단의 출력을 입력받아 논리곱하여 출력하는 제2논리곱 연산 수단; 상기 제2논리곱 연산 수단의 출력을 반전시켜 상기 HDLC 제어 수단으로 송신 완료신호(/CTS)를 출력하는 제2반전 수단; 상기 제2논리곱 연산 수단의 출력을 반전시켜 다른 종속 보드로 출력하는 제3반전 수단; 및 상기 마스터 보드로 부터 대기 신호(/WAIT)와 송신 클럭을 입력받고 상기 제3반전 수단의 출력을 입력받아 논리곱하여 상기 보드 선택 수단의 클럭 단자로 시프트 클럭을 출력하는 제3논리곱 연산 수단을 구비하는 것을 특징으로 한다.In order to achieve the above object, the present invention receives a transmission completion signal (/ CTS), receives a transmission data (TxD), a transmission clock (TxCLK), and a first transmission request signal (/ RTS) from a master board. HDLC (Hight Level Data Link Control) control means for outputting a two transmission request signal (/ RTS) and controlling data transmission to the master board; Board selection means for receiving a shift clock and receiving a reset signal (/ RES) from the master board as a reset terminal and outputting a board selection signal; Switching means for receiving a board selection signal from the board selection means and selecting a corresponding board; First inverting means for receiving and inverting a transmission request signal (/ RTS) from the HDLC control means; First logical product calculating means for receiving the output of the switching means and the output of the first inverting means and performing logical multiplication on the output; Second logical product calculating means for receiving a wait signal from the master board, receiving an output of the first logical product calculating means, and performing a logical multiplication on the output of the first logical product calculating means; Second inverting means for inverting the output of the second logical product calculating means and outputting a transmission completion signal (/ CTS) to the HDLC control means; Third inverting means for inverting the output of the second logical product calculating means and outputting it to another dependent board; And a third logical operation means for receiving a wait signal (/ WAIT) and a transmission clock from the master board, receiving the output of the third inversion means, and performing an AND operation to output a shift clock to a clock terminal of the board selection means. It is characterized by including.
이하, 첨부된 도면을 참조하여 본 고안에 따른 일실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment according to the present invention;
제1도는 본 고안의 구성도이다.1 is a block diagram of the present invention.
도면에서 1은 HDLC 제어부, 2는 보드 선택 로직부, 3은 딥 스위치, 4, 5, 6은 앤드 게이트, 7, 8, 9는 인버터를 각각 나타낸다.In the drawing, 1 denotes an HDLC control unit, 2 denotes a board selection logic unit, 3 denotes a dip switch, 4, 5, 6 denotes an end gate, and 7, 8, 9 denote an inverter.
도면에 도시한 바와 같이, HDLC(High Level Data Link control)제어부(1)는 송신 완료 신호(/CTS)를 입력 받으며, 마스터 보드로 부터 송신 데이타(TxD), 송신 클럭(TxCLK) 및 제1송신 요구 신호(/RTS)를 입력받아 제2송신 요구 신호(/RTS)를 출력하고 상기 마스터 보드로의 데이타 송신을 제어한다.As shown in the figure, the High Level Data Link control (HDLC) control unit 1 receives a transmission completion signal (/ CTS), and transmits data (TxD), a transmission clock (TxCLK), and a first transmission from a master board. In response to the request signal / RTS, a second transmission request signal / RTS is output, and data transmission to the master board is controlled.
보드 선택 로직부(2)는 시프트 클럭을 입력받으며, 상기 마스터 보드로 부터 리셋 신호(/RES)를 리셋 단자로 입력받아 보드 선택 신호를 출력한다.The board select logic unit 2 receives a shift clock, receives a reset signal / RES from the master board, and outputs a board select signal.
딥 스위치(3)는 상기 보드 선택 로직부(2)로 부터 보드 선택 신호를 입력받아 해당 보드를 선택한다.The dip switch 3 receives a board selection signal from the board selection logic unit 2 and selects a corresponding board.
제1인버터(9)는 상기 HDLC 제어부(1)로 부터 송신 요구 신호(/RTS)를 입력받아 반전시킨다.The first inverter 9 receives the transmission request signal / RTS from the HDLC control unit 1 and inverts it.
제1앤드 게이트(5)는 상기 딥 스위치(3)의 출력과 상기 제1인버터(9)의 출력을 입력받아 논리곱하여 출력한다.The first end gate 5 receives the output of the dip switch 3 and the output of the first inverter 9 and outputs an AND.
제2앤드 게이트(4)는 상기 마스터 보드로 부터 대기 신호를 입력 받고 상기 제1앤드 게이트(5)의 출력을 입력받아 논리곱하여 출력한다.The second end gate 4 receives a wait signal from the master board, receives an output of the first end gate 5, and outputs an AND.
제2인버터(7)는 상기 제2앤드 게이트(4)의 출력을 반전시켜 상기 HDLC 제어부(1)로 송신 완료 신호(/CTS)를 출력한다.The second inverter 7 inverts the output of the second end gate 4 and outputs a transmission completion signal / CTS to the HDLC control unit 1.
제3인버터(8)는 상기 제2앤드 게이트(4)의 출력을 반전시켜 다른 종속 보드로 출력한다.The third inverter 8 inverts the output of the second end gate 4 and outputs it to another slave board.
제3앤드 게이트(6)는 상기 마스터 보드로 부터 대기 신호(/WAIT)와 상기 송신 클럭을 입력받고 상기 제3인버터(8)의 출력을 입력받아 논리곱하여 상기 보드 선택 로직부(2)의 클럭 단자로 시프트 클럭을 출력한다.The third end gate 6 receives a wait signal / WAIT and the transmission clock from the master board, receives an output of the third inverter 8, and logically multiplies the clock of the board selection logic unit 2. Output the shift clock to the terminal.
상기 구성에 따른 동작 과정을 살펴보면, 모뎀신호를 제공하는 HDLC 제어부(1)는 지점대 다지점 구조로 접속되어 있으며, 종속(Slave) 보드로 부터 마스터(Master) 보드로의 송신을 제어한다.Looking at the operation process according to the configuration, the HDLC control unit 1 for providing a modem signal is connected in a point-to-multipoint structure, and controls the transmission from the slave board to the master board.
리셋신호(/RES)가 '0'이면 보드 선택 로직부(2)의 출력이 클리어 되고 첫번째 출력핀만이 '1'이 되어 1번 보드를 선택하게 된다.If the reset signal (/ RES) is '0', the output of the board select logic section 2 is cleared and only the first output pin becomes '1' to select board 1.
상기 보드 선택 로직부(2)는 매번 시프트 클럭이 입력될 때마다 1비트씩 시프트되는 n비트 링카운트 로직이다.The board selection logic section 2 is n-bit ring count logic that is shifted by one bit each time a shift clock is input.
보드는 딥스위치(3)를 통하여 보드 선택 로직부(2)의 출력핀 중 하나에 연결되게 되며 해당 핀이 '1'일때 선택되어진다. 보드가 선택되면, 선택된 보드는 송신 데이타의 존재 유무에 따라 각기 다른 동작을 하게 되는데, 먼저 송신 데이타가 있는 경우는 송신 요구 신호(/RTS)가 '0'이 되고, 선택된 보드의 값이 '1'이므로 HDLC 제어부(1)의 출력 '0'은 인버터(9)에 의해 '1'로 반전되므로 제1앤드 게이트(5)의 출력값은 '1'이 된다. 제1앤드게이트(5)의 출력은 제2앤드 게이트(4)의 입력이 되고, 제3인버터(8)에 의해 반전되어 제3앤드 게이트(6)의 입력이 되므로써, 제3앤드 게이트(6)는 상기 보드 선택 로직부(2)의 클럭을 마스킹하여 시프트 출력을 전송하지 않으므로써 시프트를 중지시켜 상기 보드 선택 로직부(2)가 현재의 출력을 유지하도록 한다.The board is connected to one of the output pins of the board select logic section 2 through the dip switch 3 and is selected when the corresponding pin is '1'. When a board is selected, the selected board operates differently depending on whether there is transmission data. If there is transmission data, the transmission request signal (/ RTS) becomes '0' and the value of the selected board is '1'. Since the output '0' of the HDLC control unit 1 is inverted to '1' by the inverter 9, the output value of the first end gate 5 becomes '1'. The output of the first end gate 5 becomes the input of the second end gate 4, and is inverted by the third inverter 8 to be the input of the third end gate 6. ) Stops the shift by masking the clock of the board select logic section 2 so as not to transmit the shift output so that the board select logic section 2 maintains the current output.
이때, 제2앤드 게이트(4)의 출력이 인버팅된 신호는 다른 보드로 전달되어 다른 보드의 보드 선택 로직부가 동일한 동작을 한다.In this case, the signal inverted by the output of the second end gate 4 is transferred to another board so that the board selection logic of another board performs the same operation.
한편, 제2앤드 게이트(4)의 출력은 제2인버터(7)에 의해 반전되어 '0'이 되고 이 값을 송신 완료 신호(/CTS)로 받은 HDLC제어부(1)는 송신을 개시한다.On the other hand, the output of the second end gate 4 is inverted by the second inverter 7 to be '0', and the HDLC control unit 1 having received this value as the transmission completion signal / CTS starts the transmission.
송신이 완료되면 송신 요구 신호(/RTS)는 '1'이 되고 제2앤드 게이트(4)의 출력은 '0'이 된다. 따라서, 송신 완료 신호(/CTS)는 '1'이 되고 상기 HDLC 제어부(1)의 송신이 불가능하게 된다. 이와 동시에 제3앤드 게이트(6)가 오프되어 클럭이 상기 보드 선택 로직부(2)에 전달되면 실행중인 보드 선택 핀은 '0'이 되고다음 핀이 '1'이 되어 전송의 기회가 다음 보드로 이어진다.When the transmission is completed, the transmission request signal / RTS becomes '1' and the output of the second end gate 4 becomes '0'. Therefore, the transmission completion signal / CTS becomes '1' and the HDLC control unit 1 cannot transmit. At the same time, when the third end gate 6 is turned off and the clock is transferred to the board select logic section 2, the running board select pin becomes '0' and the next pin becomes '1', so that the opportunity for transmission becomes the next board. Leads to.
그리고, 송신 데이타가 없을 경우는, 송신 요구 신호(/RTS)는 '1'이 되고 앤드게이트(4)의 출력은 '0'이 되며 송신 완료 신호(/CTS)는 '1'이 되어 송신이 불가능하게 된다.When there is no transmission data, the transmission request signal / RTS becomes '1', the output of the AND gate 4 becomes '0', and the transmission completion signal / CTS becomes '1', so that transmission is not possible. It becomes impossible.
상기와 같이 동작하므로 선택 보드는 두가지 경우중의 어느 한 경우에 해당되므로 동일한 결과를 얻게 되므로 전송의 기회를 차례에 맞게 주어지게 된다. 대기(?WAIT) 신호는 마스터에서 종속 보드들로 부터의 전송을 보류시킬 때에 사용되며, 송신 완료 신호(/CTS)와 시프트 클럭을 마스킹한다.Since the selection board operates in the above manner, the selection board corresponds to any one of the two cases, and thus the same result is obtained, and thus the transmission opportunity is given in sequence. The WAIT signal is used to suspend the transmission from the slave boards at the master and masks the transmit completion signal (/ CTS) and the shift clock.
따라서, 본 고안은 보드 선택핀에 보드가 연결되지 않았을때에도 송신데이타가 존재하지 않는 경우와 동일하게 처리하게 되므로 보드간 제어라인 수를 줄일 수 있고, 보드 수나 위치의 변화에 영향을 받지 않으며, 시스팀의 효율을 향상시킬 수 있는 효과가 있다.Therefore, the present invention handles the same as when the transmission data does not exist even when the board is not connected to the board selection pin can reduce the number of control lines between boards, and is not affected by changes in the number of boards or position, There is an effect that can improve the efficiency of.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92012743U KR950002865Y1 (en) | 1992-07-10 | 1992-07-10 | Point to multi-point transmission control circuit using modem signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92012743U KR950002865Y1 (en) | 1992-07-10 | 1992-07-10 | Point to multi-point transmission control circuit using modem signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940004526U KR940004526U (en) | 1994-02-24 |
| KR950002865Y1 true KR950002865Y1 (en) | 1995-04-15 |
Family
ID=19336487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR92012743U KR950002865Y1 (en) | 1992-07-10 | 1992-07-10 | Point to multi-point transmission control circuit using modem signal |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950002865Y1 (en) |
-
1992
- 1992-07-10 KR KR92012743U patent/KR950002865Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940004526U (en) | 1994-02-24 |
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