KR950002213Y1 - Apparatus for changing image signal duty ratio - Google Patents

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Abstract

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Description

영상 듀티(Duty) 변환장치Image Duty Inverter

제1도는 본 고안 장치의 회로도.1 is a circuit diagram of the device of the present invention.

제2도 a, b는 도트클럭과 로드클럭을 나타낸 파형도.2 is a waveform diagram showing a dot clock and a load clock.

제3도는 종래 화상처리 장치의 회로도.3 is a circuit diagram of a conventional image processing apparatus.

본 고안은 화상처리를 위한 비트 맵 그래픽(Bit Map Graphic)에 있어서의 영상 듀티(Duty)를 변환 시키는 장치에 관한 것으로서 특히, 플립플롭과 다수개의 놀리게이트 및 쉬프트레지스터 등을 설치하여 음극선관 상의문자를 변환시킬 수 있도록한 영상 듀티변환장치에 관한 것이다.The present invention relates to an apparatus for converting image duty in a bit map graphic for image processing, and in particular, a flip-flop, a plurality of noligates and shift registers, and the like are installed on the cathode ray tube. It relates to an image duty converter for converting the.

종래에는 제3도에 도시된 바와 같이 음극 선관의 화면과 1 : 1로 대칭되는 스크린 버퍼(31,32 : 2비트/1Pixel)의 출력이 입력(Din)에 각각 연결된 쉬프트레지스터(33,34)의 출력은 영상신호 레벨 변환부(35)의 입력에 연결하되 쉬프트레지스터(33,34)의 단자(CLK, I1)에는 각각 도트클럭 입력단자(36)와 로드클럭입력단자(37)를 연결하여서된 것으로서 스크린 버퍼(31,32)로부터 출력된 병렬의 화상신호는 제2도 b와 같은 로드클럭에 의해 각각 쉬프트 레지스터(33,34)에 래치되고, 제2도a와 같은 도트클럭에 의해 쉬프트레지스터(33,34)에 래치된 화상신호는 직렬로 변환되어 영상 신호레벨 변환부(35)에 입력된다.Conventionally, as illustrated in FIG. 3, shift registers 33 and 34 having outputs of screen buffers 31 and 32: 2 bits / 1Pixel, which are symmetrical to the screen of the cathode ray tube and 1: 1, are respectively connected to the input Din. The output of is connected to the input of the video signal level converter 35, but the dot clock input terminal 36 and the load clock input terminal 37 to the terminals CLK, I 1 of the shift registers 33 and 34, respectively. As a result, the parallel image signals output from the screen buffers 31 and 32 are latched to the shift registers 33 and 34 respectively by a load clock as shown in FIG. 2, and by a dot clock as shown in FIG. The image signals latched on the shift registers 33 and 34 are serially converted and input to the image signal level converting section 35.

따라서 영상신호레벨 변환부(35)에서는 적절한 레벨로 화상신호를 변환하여 모니터의 음극선관에 출력함에 따라 음극선관에 원하는 화상이 표시되는데 이는 쉬프트레지스터(33,34)의 출력에 따라 그 레벨이 결정된다.Therefore, the image signal level converting unit 35 converts the image signal to an appropriate level and outputs the image signal to the cathode ray tube of the monitor, so that the desired image is displayed on the cathode ray tube, which is determined according to the output of the shift registers 33 and 34. do.

즉 쉬프트레지스터(33,34)의 출력이 모두 '로우'이면 '0'레벨, '로우', '하이'이면, '1'레벨, '하이', '로우'이면 '2'레벨, 모두 '하이'이면 '3'레벨로 음극선관에 표시되나 영상 듀티를 변화시킬 수는 없어 음극선관상의 문자를 변화 시킬수는 없는 단점이 있다.That is, if the outputs of the shift registers 33 and 34 are all 'low', '0' level, 'low', 'high', '1' level, 'high', 'low', '2' level, all ' 'High' is displayed on the cathode ray tube at the '3' level, but the image duty cannot be changed, so the character on the cathode ray tube cannot be changed.

본 고안은 이와 같은 종래의 단점을 해결하기 위하여 통상의 화상처리장치에 플립플롭과 다수개의 논리게이트 및 지연부 그리고 병렬입력을 받아 병렬로 데이타를 출력시키는 쉬프트레지스터등을 설치하여 비트 맵 그래픽에 있어서의 영상 듀티를 제어하므로서 음극선관의 문자를 자유롭게 변환 시킬수 있도록 한 영상듀티 변환장치를 제공하는 것을 목적으로 하며, 이하 첨부된 도면을 참조하여 본 고안의 구성 및 작용효과를 상세히 설명하면 다음과 같다.In order to solve the above disadvantages, the present invention provides a flip-flop, a plurality of logic gates and delay units, and a shift register for outputting data in parallel by receiving parallel inputs in a conventional image processing apparatus. An object of the present invention is to provide an image duty converting apparatus capable of freely converting a character of a cathode ray tube while controlling an image duty of the present invention. Hereinafter, the configuration and effect of the present invention will be described in detail with reference to the accompanying drawings.

제1도에 의하면 본 고안 장치는 스크린 버퍼(1,2)와 쉬프트레지스터(3,4) 및 영상 신호레벨변환부(5)를 포함하는 화상처리장치에 있어, 포트 A단자(6)와 문자클럭 입력단자(7)가 각각 단자(D,CLK)에 연결된 플립플롭(8)의 출력(,Q)은 일측입력에 쉬프트레지스터(3)의 출력(Dout)이 연결된 NAND 게이트(9,10)의 타측입력에 각각 연결하고, 쉬프트레지스터(4)의 출력이 반전기(11)를 통해 입력(DB)에 연결된 쉬프트레지스터(12)의 입력(DA, DC)에는 각각 NAND 게이트(9,10)의 출력을 연결하되 클럭단자(CLK)에는 도트클럭입력단자(13)를 연결하며, 쉬프트레지스터(12)의 출력(QA)은 반전기(14)를 통해 영상신호 레벨 변환부(5)의 입력(I1)에 연결함과 동시에 NAND 게이트(15)의 입력(I1)에 연결하고, 출력(QB)은 NAND 게이트(15,16)의 입력(I2및 I1)에 각각 연결하며, 출력(QC)은 지연부(17)를 통해 NAND 게이트(15,16)의 입력(I3및 I2)에 각각 연결하되 NAND 게이트(15,16)의 출력은 영상신호레벨 변환부(5)의 입력(I2, I3)에 연결하여서된 것으로서, 여기서 미설명부호 18은 로드클럭신호 입력단자이고, 19는 모니터에 연결되는 영상신호레벨 변환부(5)의 출력 단자이다.According to FIG. 1, the device of the present invention is an image processing apparatus including a screen buffer (1, 2), a shift register (3, 4), and an image signal level converting section (5). Output of flip-flop 8 with clock input terminal 7 connected to terminals D and CLK, respectively. Q is connected to the other input of the NAND gates 9 and 10 having the output Dout of the shift register 3 connected to one input thereof, and the output of the shift register 4 is input through the inverter 11. The outputs of the NAND gates 9 and 10 are respectively connected to the inputs DA and DC of the shift register 12 connected to the DB, and the dot clock input terminal 13 is connected to the clock terminal CLK. the output (Q a) of 12, and at the same time as connecting to the input (I 1) of the video signal level converting section 5 through the inverter 14 is connected to the input (I 1) of NAND gate 15 The output Q B is connected to the inputs I 2 and I 1 of the NAND gates 15 and 16, respectively, and the output Q C is connected to the inputs of the NAND gates 15 and 16 through the delay unit 17. (I 3 and I 2 ), respectively, but the outputs of the NAND gates 15 and 16 are connected to the inputs I 2 and I 3 of the image signal level converter 5, where reference numeral 18 denotes Load clock signal input terminal, 19 is monitor Is an output terminal of the video signal level converting section 5 connected thereto.

이와 같은 구성으로된 본 고안 장치의 작용효과를 설명하면, 먼저 통상 모드에서 스크린버퍼(1,2)의 출력은 병렬의 데이타 입력을 받아 직렬의 데이타로 변환시켜 출력하는 쉬프트레지스터(3,4)에 입력시키게 되는데 이 쉬프트레지스터(3,4)에서는 제2도 b와 같은 로드클럭신호를 받아 스크린 버퍼(1,2)의 출력을 각각 레지시킨후 로드클럭에 의해 직렬로 데이타를 출력시킨다.Referring to the operation and effect of the device of the present invention having such a configuration, first, in the normal mode, the output of the screen buffers (1, 2) receives the parallel data input and converts it into serial data and outputs the shift registers (3, 4). The shift registers 3 and 4 receive a load clock signal as shown in FIG. 2 b, register the outputs of the screen buffers 1 and 2, respectively, and output data in series by the load clock.

또한 통상모드에서는 (즉 영상 듀티 변환동작이 아닐때) 포트 A 단자(6)와 문자 클럭입력단자(7)가 액티브상태가 아니므로 플립플롭(8)의 출력(Q,)은 각각 '로우'와 '하이'가 된다.In normal mode (i.e., not in the video duty conversion operation), since the port A terminal 6 and the character clock input terminal 7 are not active, the output of the flip-flop 8 (Q, ) Becomes 'low' and 'high', respectively.

따라서 쉬프트레지스터(3)의 출력은 플립플롭(8)의 출력()과 함께 NAND 게이트(9)를 통해 NAND 되어 쉬프트레지스터(12)의 입력단자(DA)에 입력되어 도트클럭에 의해 쉬프트레지스터(12)의 출력단자(QA)를 통해 출력됨에 따라 이 쉬프트레지스터(12)의 출력(QA)은 반전기(14)와 NAND 게이트(15)에 입력된다.Therefore, the output of the shift register 3 is the output of the flip-flop 8 ( NAND through the NAND gate 9 is input to the input terminal DA of the shift register 12 and output through the output terminal Q A of the shift register 12 by a dot clock. The output Q A of 12 is input to the inverter 14 and the NAND gate 15.

또한 쉬프트레지스터(4)의 출력은 반전기(11)를 통해 쉬프트레지스터(12)의 입력단자(DB)에 입력됨에 따라 쉬프트레지스터(4)에서는 도트클럭신호를 입력받아 출력단자(QB)를 통해 NAND 게이트(15,16)의 입력단자(I2및 I1)에 입력시키게 된다.In addition, as the output of the shift register 4 is input to the input terminal DB of the shift register 12 through the inverter 11, the shift register 4 receives a dot clock signal and receives the output terminal Q B. Through the input terminal (I 2 and I 1 ) of the NAND gate (15, 16) through.

이때 플립플롭(8)의 출력(Q)은 '로우'이므로 NAND 게이트(10)의 출력은 '하이'가 되어 쉬프트레지스터(12)의 출력(QC)은 '하이'가 됨에 따라 영상신호레벨과 관련된 반전기(14)와 NAND 게이트(15,16)의 액티브 상태에는 아무런 영향을 미치지 못하게 된다.At this time, since the output Q of the flip-flop 8 is 'low', the output of the NAND gate 10 becomes 'high' and the output Q C of the shift register 12 becomes 'high'. This has no effect on the active state of the inverter 14 and the NAND gates 15 and 16 associated with it.

따라서 영상신호레벨 변환부(5)에서는 쉬프트레지스터(12)의 출력(QA,QB)에 의해 좌우되어지고, 영상 듀티에는 아무런 상관이 없이 통상의 화상을 처리하게 된다.Therefore, the video signal level converting section 5 is influenced by the outputs Q A and Q B of the shift register 12, and processes the normal image regardless of the video duty.

또한 영상 듀티변환모드에서는 포트 A 단자(6)에 '하이'가 입력됨에 따라 플립플롭(8)의 출력(Q,)은 문자 클럭신호에 의해 각각 '하이'와 '로우'로 변환 된다.In addition, in the image duty conversion mode, as the 'high' is input to the port A terminal 6, the output (Q, ) Is converted into 'high' and 'low' by the character clock signal, respectively.

따라서 플립플롭(8)의 출력()에 의해 (즉 '로우') NAND 게이트(9)는 액티브상태가 아닌 '하이'신호를 쉬프트레지스터(12)의 입력(DA)에 인가하게 됨에 따라 쉬프트레지스터(12)의 출력(QA)이 '하이'가 되므로서 반전기(14)와 NAND 게이트(15)에는 아무런 영향을 주지 못한다.Therefore, the output of flip-flop 8 (I.e., 'low') NAND gate 9 is applied to the input (DA) of the shift register 12, the 'high' signal that is not active, the output (Q A ) of the shift register 12 Since this becomes 'high', it has no effect on the inverter 14 and the NAND gate 15.

한편 플립플롭(3)의 출(Dout)은 NAND 게이트(10)를 통해 쉬프트레지스터(12)의 입력(DC)에 입력됨에 따라 쉬프트레지스터(12)에서는 도트클럭신호를 받아 출력단자(QC)를 통해 지연부(17)에 입력시키게 된다.Meanwhile, as the output of the flip-flop 3 is input to the input DC of the shift register 12 through the NAND gate 10, the shift register 12 receives a dot clock signal and receives an output terminal Q C. It is input to the delay unit 17 through.

따라서 지연부(17)에서는 소정시간 만큼 데이타를 지연시켜 NAND 게이트(15,16)에 입력시키게 되고, 쉬프트레지스터(4)의 출력(Dout)은 통상모드에서와 같이 반전기(11)를 통해 쉬프트레지스터(12)의 입력단자(DB)에 인가 하므로서 쉬프트레지스터(12)의 출력(QB)은 전술에서와 같게 된다.Therefore, the delay unit 17 delays the data for a predetermined time and inputs the data to the NAND gates 15 and 16. The output Dout of the shift register 4 is shifted through the inverter 11 as in the normal mode. By applying to the input terminal DB of the register 12, the output Q B of the shift register 12 is as described above.

즉 실제 영상 신호의 듀티는 쉬프트레지스터(12)의 출력(QB)과 지연부(17)를 통한 쉬프트레지스터(12)의 출력(QC)의 조합이므로 지연부(17)의 지연시간만큼 듀티가 변하게 되므로서 문자 변환을 구현시킬 수 있게 되는데, 여기서 지연시간이 길면 길수록 해당 문자를 주사하는 시간이 길어지므로 그 문자는 진하게 표현된다.In other words, since the duty of the actual video signal is a combination of the output Q B of the shift register 12 and the output Q C of the shift register 12 through the delay unit 17, the duty of the delay unit 17 is limited by the delay time of the delay unit 17. By changing the character conversion can be implemented, where the longer the delay time, the longer the time to scan the character is expressed in bold.

이상에서 설명한 바와 같이 본 고안 장치는 비트 맵 그래픽에 있어 영상 듀티를 변화 시켜주므로서 음극선관상의 문자의 농도를 변화시킬 수 있다.As described above, the inventive device can change the density of characters on the cathode ray tube while changing the image duty in the bitmap graphic.

Claims (1)

화면에 표시되는 문자의 농도가변을 위하여 영상듀티 변환동작의 수행여부를 선택 제어하는 플립플롭(8)과, 쉬프트레지스터(3)에서 직렬데이타로 변환된 스크린 버퍼(1)의 출력데이타를 상기 플립플롭(8)의 제어를 받아 직접 출력 또는 지연경로로 제어하는 NAND 게이트(9)(10)와, 쉬프트레지스터(4)에서 직렬데이타로 변환된 스크린 버퍼(2)의 출력데이타를 반전시키는 반전기(11)와, 상기 NAND 게이트(9)(10) 및 반전기(11) 출력데이타를 도트클럭에 의하여 쉬프트시켜 력하는 쉬프트레지스터(12)와, 영상듀티 변환동작의 수행여부에 따라 쉬프트 레지스터(12)의 출력 또는 지연된 데이타를 선택적으로 영상신호 레별변환부(5)에 공급하는 반전기(14) 및 NAND 게이트(15)(16)와, 영상듀티 변환시에 상기 쉬프트 레지스터(12)의 출력을 소정시간 지연시켜 화면에 표시하는 문자는 농도를 변환시켜주는 지연부(17)로 구성된 영상듀티(Duty) 변환장치.The flip-flop 8 selects and controls the image duty conversion operation for changing the density of the characters displayed on the screen, and the output data of the screen buffer 1 converted from the shift register 3 into serial data is flipped. Inverter for inverting the output data of the NAND gates 9 and 10, which are controlled by the flop 8 by direct output or delay path, and the screen buffer 2 converted from the shift register 4 to serial data. (11), a shift register 12 for shifting the output data of the NAND gates 9, 10 and the inverter 11 by a dot clock, and a shift register according to whether or not an image duty conversion operation is performed. An inverter 14 and a NAND gate 15 and 16 for selectively supplying the output of 12 or the delayed data to the video signal level conversion unit 5, and the output of the shift register 12 during video duty conversion. Delay the display time Character image duty (Duty) converter configured to delay unit 17 which converts the density.
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